构建特征符号的装置和方法制造方法及图纸

构建特征符号的装置，其中设置预定数量的移位寄存器，将待检验的输入数据以比特方式作为连续的数据字并行连到这些寄存器上，并且这些移位寄存器进一步地将输入数据以可预定的时钟脉冲串行地移位，其中在一定数量的数据字和时钟脉冲之后在移位寄存器中构建一个特征符号，其特征在于，附加设置一个代码生成器，该代码生成器从在该特征符号内的每个数据字中产生在至少一个附加的移位寄存器内的至少一个附加比特位。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】为构建特征符号，使用MISR电路(MISR＝多输入特征符号寄存器)，如在譬如由Paul H.Bardell Willam、H.McAnny和Jacob Savir发表在VLSI机内测试出版物伪随机技术，124页上所述那样。在文中，设置有预定数量的移位寄存器，需测试的数据按顺序毗连在这些寄存器上。在此，耦合了并行排列的数据，并且通过移位寄存器以一个预定的时钟脉冲移位。然后，在移位寄存器中，在一定准确确定数量的数据字和时钟脉冲以后，就有一个与预知特征符号值可比较和可检验的特征符号值。为无误差地测试一个过程和在此过程中相关的数据，将所收到的特征符号值与所期望的特征符号值比较就够了。在此，以这种方式也可得到预知的特征符号值。当在时刻T，在某个输入端有一个误差时，根据现有技术的方法和装置是有问题的，因为首先将一个错误的值写入有关的移位寄存器。因此，所计算出的最终特征符号与所期望的特征符号不同。但是，如果除在下一个T+1时刻以外，在下面的、特别是紧跟在后面的输入端出现一个误差，如果在此期间不存在MISR即特征符号产生电路的反耦合分路，则在第一个输入端起初的误差，在通过移位寄存器以对应于输入端的间隔和时刻的一定数量的时钟脉冲、特别是以一个时钟脉冲移位后重新被补偿。这样，在如此出问题的时刻和数据字位置上出现的误差在构建特征符号时不被察觉。为解决这个问题，有可能在存入时考虑，在紧接在数据字之后存入相反的数据字，以使在任何情况下都不补偿误差，而是察觉误差。但是，这却使必要的运算和时钟脉冲的数量加倍。这样，就表明现有技术不是在每个方面都能提供最佳结果，并且由此提出的任务是，为解决上述问题可在构建特征符号范围内研发一种改进的装置和方法。本专利技术出发点在于，其中设置有预定数量的移位寄存器，所需检测的输入数据以比特方式作为彼此连接的数据字并连到这些寄存器上，并且以一个可预定的时钟脉冲串行地将输入数据移位，并且在一定数量的数据字和时钟脉冲之后在移位寄存器中构建一个特征符号，其中以优选的方式附加设置一个代码生成器，该代码生成器从在特征符号中的每个数据字中产生在至少一个附加移位寄存器内的至少一个附加的比特位。也即以优选方式扩展MISR至少一个比特位，其中这个比特位分别从各毗连的完整的数据字中获得，并且一起输入到特征符号内。由此，以优选的方式能够确保解决上述问题，无需在特征符号构建时的多次附加操作和时钟脉冲。以这种方式在出现所述的多次误差的情况下用很少的电路耗费来阻止误差掩蔽。此外，优点是通过异或点、也即XOR逻辑连接将各个移位寄存器相连接，并且也可通过这个异或点使各个比特位耦合。同样，有目的地代替异或逻辑连接、也即一个异或点，而应用一个等效点，也即一个求反XOR是可设想的，以便一方面将数据字的各个比特位，另一方面将代码生成器中的至少一个比特位耦合到相应的移位寄存器中。以有利的方式如此构成代码生成器，即这个代码生成器实现ECC(误差检验和纠错)，譬如汉明码、Berger码或Bose-Lin码等等，以便给相应数量的用于构建特征符号的附加移位寄存器以与各ECC码相应的数量的比特位。在最一般的情况下，可应用一种码生成器表(硬件实现或在软件中)，以便给数据字或比特的一定的输入码型分配一个任意长度的期望码型。在最简单的情况下，以有利的方式如此构成码生成器，即这个码生成器构建一个奇偶校验位并把该奇偶校验位规定给一个附加的移位寄存器。其它的优点和有利的方案由说明书以及权利要求的特征给出。附图说明图1给出了具有移位寄存器100至105和异或、也即XOR逻辑连接106-111的MISR电路。在此，相应于反向耦合描述一种模块类型。在此，输入端Input0、Input1、Input2、Input3、Input4和Inputn-1耦合入移位寄存器内，这些输入端对应于毗连的数据字的相应的比特位，以及用给定的时钟脉冲读入和移动。然后，在移位寄存器中可得到状态X0、X1、X2、X3、X4和Xn-1，其中n是大于0的自然数，并且在这个具体例子中甚至于最小为6。图2示出了同样MI SR电路和同样具有移位寄存器100-105以及异或、也即XOR逻辑连接106-111。此外，也附加描述了2个XOR逻辑连接111和113，该两个逻辑连接在这个例子中在移位寄存器100和102之后进行操作。所以在此涉及MI SR的标准类型，其中耦合点、也即异或逻辑连接112和113同样如其数量那样能够任意在MISR中进行选择。在这里也描述了输入端0至n-1，并且同样描述了移位寄存器的状态X0至Xn-1，其中n∈N。图3则示出了三个数据字DW1、DW2和DW3，它们应按此顺序毗连到输入端Input0至Inputn-1。单个比特位用BS0和BSn-1表示。如果现在譬如在时刻T在数据字DW1中对于Input1确定地毗连一个误差F，并且同样在以后的时刻T+1在数据字DW2中也即在Input2中也毗连一个误差，那么这样在MISR中在以一个时钟脉冲移位后补偿这个误差。同样的也适用于其它的误差组合，这种误差组合将根据耦合时间点以及在数据字中的和相应的输入端的位置将导致补偿。现在，在图4中用一个i比特码生成器扩充该MISR。在此，i同样作为大于0的自然数表示比特数，该数根据在码生成器中的所用的码或ECC码通过代码生成器耦合入MISR。根据该数量i的码生成器输出的比特位，也可附加于MISR，设置相应数量的移位寄存器、在此用408标出。在此，最简单的情况是实现奇偶位构建，以致只设置一个附加的移位寄存器和另一个Input-1。在MISR中的哪个位置上引入至少一个附加的移位寄存器或至少一个附加的耦合点、也即异或点或者等效点，是可自由选择的，并且在这里只举例说明。也就是说，在这里在图4中又描述了常规的移位寄存器100-105，其中设置至少一个附加的移位寄存器408。本专利技术装置的输入端Input04、Input14、Input24、Input34、Input44、Input(n-1)4在这里不仅导向异或点、也即XOR逻辑连接，而且也供给i比特码生成器。这样，以预定的时钟脉冲从到达的数据字中与所用的码(特别是ECC)相关地生成附加信息，并且将其输入相应数量的移位寄存器。在这个例子中，设置单元400-406作为XOR逻辑连接点，其中在所述的这个例子中除移位寄存器408的输入端Input-i和状态X-i外，还得到移位寄存器的常规状态X0、X1、X2、X3和Xn-1。作为i比特代码生成器407的输出端的附加的箭头指出了在其他实施方案中正好将不只一个的附加比特位写入MISR，与所用的代码有关。在使用汉明码时，譬如亦即在ECC进行单个误差纠错时，4比特有用数据得到3比特纠错码。在具有8比特有用数据的ECC单个误差纠错时，得到4比特纠错码。在16比特有用数据时，得到5比特纠错码，并且在32比特有用数据时，得到6比特纠错码。也即一般来说2k＞＝m+k+1，其中m作为大于0的自然数相当于有用比特的数量，并且k作为自然数同样相应于码位或纠错位或纠错代码。如果应附加实现2次误差检测，则每1比特可设置更多纠错码。如果譬如应用一种Berger码，则在4比特有用数据时，设置附加的3个码位、5种状态，在8比特有用数据时，设置附加的4个码位本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】

【专利技术属性】
技术研发人员：W·哈特，R·安格尔鲍尔，E·贝尔，
申请(专利权)人：罗伯特·博世有限公司，
类型：发明
国别省市：