一种RT锁存器及锁存方法技术

本发明专利技术涉及一种RT锁存器及锁存方法，RT锁存器包括：非门、三输入与非门、与门、第一SR锁存器和第二SR锁存器。其中三输入与非门的输出端连接第一SR锁存器的另一个输入端、第二SR锁存器的另一个输入端和锁存器的数据通路，使得RT锁存器向上一级RT锁存器发出应答信号和向下一级RT锁存器发出请求信号同时发生，保证RT锁存器高速并行运作。同时本发明专利技术仅仅使用了两个SR锁存器、一个非门、一个三输入与非门和一个与门，仅使用了7个门极单元，30个晶体管便可实现信号锁存，电路简单，生产成本低。

【技术实现步骤摘要】
一种RT锁存器及锁存方法
本专利技术涉及电路设计
，特别是涉及一种RT锁存器及锁存方法。
技术介绍
随着众核体系结构的提出，为了解决系统中的多时钟域问题和IP核模块更新的复用性问题，研究者们提出了全局异步局部同步(GALS)系统。异步方式可以很好的解决单一模块间时钟同步问题。同时，各模块间可以根据自己的时钟频率调节采样周期，系统功耗能大幅度降低。异步控制器主要通过握手协议实现通讯和协调电路的功能。一般应用在SoC网路里比较常见的数据通路结构—微流水线结构中。现有技术中，考虑到需要采用握手协议进行通信，主要有基于C单元设计的锁存器电路，晶体管多，电路规模一般较大，成本高、电路设计也比较复杂、能源效率低。另一种是基于延迟匹配设计的电路，如Intel(因特尔)的Loihi(英特尔发布的首款神经拟态计算芯片)中用到的click控制器，但是该方法需要考虑控制路径和数据路径之间的延迟匹配，用到了触发器来保证电路正常运行，电路设计复杂，电路开销和功耗有待进一步优化。
技术实现思路
本专利技术的目的是提供一种锁存器及锁存方法，以降低生产成本，提高运行速度。为实现上述目的，本专利技术提供了如下方案：一种RT锁存器，包括：非门、三输入与非门、与门、第一SR锁存器和第二SR锁存器；所述非门的输入端连接下一级所述RT锁存器中第二SR锁存器的一个输出端，所述非门的输出端连接所述三输入与非门的第一输入端和所述第一SR锁存器的一个输入端；所述三输入与非门的第二输入端连接所述与门的输出端，所述三输入与非门的第三输入端连接所述第二SR锁存器的一个输入端和上一级所述RT锁存器中第一SR锁存器的一个输出端；所述三输入与非门的输出端连接所述第一SR锁存器的另一个输入端、所述第二SR锁存器的另一个输入端和所述RT锁存器的数据通路；所述第一SR锁存器的一个输出端连接下一级所述RT锁存器中三输入与非门的第三输入端，所述第一SR锁存器的另一个输出端连接所述与门的一个输入端；所述第二SR锁存器的一个输出端连接上一级所述RT锁存器中非门的输入端，所述第二SR锁存器的另一个输出端连接所述与门的另一个输入端。可选的，所述第一SR锁存器包括第一与非门和第二与非门，所述第二SR锁存器包括第三与非门和第四与非门；所述非门的输入端连接下一级所述RT锁存器中第三与非门的输出端；所述非门的输出端连接所述第二与非门的一个输入端；所述三输入与非门的第三输入端连接所述第四与非门的一个输入端和上一级所述RT锁存器中第一与非门的输出端；所述三输入与非门的输出端连接所述第一与非门的一个输入端和所述第三与非门的一个输入端；所述第一与非门的另一个输入端连接所述第二与非门的输出端和所述与门的一个输入端；所述第一与非门的输出端连接所述第二与非门的另一个输入端和下一级所述RT锁存器中三输入与非门的第三输入端；所述第三与非门的另一个输入端连接所述第四与非门的输出端和所述与门的另一个输入端；所述第三与非门的输出端连接所述第四与非门的另一个输入端和上一级所述RT锁存器中非门的输入端。可选的，所述第一与非门、所述第二与非门、所述第三与非门和所述第四与非门均为二输入与非门。可选的，所述RT锁存器采用4相捆绑数据协议进行通信。一种锁存方法，应用于上述锁存器，包括：获取上一级RT锁存器发出的请求信号；根据所述上一级RT锁存器发出的请求信号发出锁存信号，将数据锁存；数据锁存之后向上一级RT锁存器发出应答信号，同时向下一级RT锁存器发出请求信号。根据本专利技术提供的具体实施例，本专利技术公开了以下技术效果：本专利技术公开了一种RT锁存器及锁存方法，RT锁存器包括非门、三输入与非门、与门、第一SR锁存器和第二SR锁存器；所述非门的输入端连接下一级所述RT锁存器中第二SR锁存器的一个输出端，所述非门的输出端连接所述三输入与非门的第一输入端和所述第一SR锁存器的一个输入端；所述三输入与非门的第二输入端连接所述与门的输出端，所述三输入与非门的第三输入端连接所述第二SR锁存器的一个输入端和上一级所述RT锁存器中第一SR锁存器的一个输出端；所述三输入与非门的输出端连接所述第一SR锁存器的另一个输入端、所述第二SR锁存器的另一个输入端和所述锁存器的数据通路；所述第一SR锁存器的一个输出端连接下一级所述RT锁存器中三输入与非门的第三输入端，所述第一SR锁存器的另一个输出端连接所述与门的一个输入端；所述第二SR锁存器的一个输出端连接上一级所述RT锁存器中非门的输入端，所述第二SR锁存器的另一个输出端连接所述与门的另一个输入端。本专利技术中三输入与非门的输出端连接第一SR锁存器的另一个输入端、第二SR锁存器的另一个输入端和锁存器的数据通路，使得RT锁存器向上一级RT锁存器发出应答信号和向下一级RT锁存器发出请求信号同时发生，保证RT锁存器高速并行运作。本专利技术仅仅使用了两个SR锁存器、一个非门、一个三输入与非门和一个与门，仅使用了7个门极单元，30个晶体管便可实现信号锁存，电路简单，生产成本低。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。图1为本专利技术实施例提供的RT锁存器电路图；图2为本专利技术实施例提供的RT锁存器简化图；图3为本专利技术实施例提供的RT锁存器应用示例图；图4为本专利技术实施例提供的传统C单元控制锁存器中握手协议信号的STG图；图5为本专利技术实施例提供的传统RT控制锁存器握手协议信号的STG图；图6为本专利技术实施例提供的RT控制锁存器的STG图。具体实施方式下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。本专利技术的目的是提供一种锁存器及锁存方法，以降低生产成本，提高运行速度。为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本专利技术作进一步详细的说明。本锁存器内部电路是基于Relativetiming(RT，相对时序)设计的。图1为本专利技术实施例提供的RT锁存器电路图，如图1所示，电路包括：非门、三输入与非门、与门、第一SR锁存器和第二SR锁存器。其中非门的输入端连接下一级RT锁存器中第二SR锁存器的一个输出端，非门的输出端连接三输入与非门的第一输入端和第一SR锁存器的一个输入端。三输入与非门的第二输入端连接与门的输出端，三输入与非门的第三输入端连接第二SR锁存器的一个输入端和上一级RT锁存器中第一SR锁存器的一个输出端。三输入与非门的输出端连本文档来自技高网...

【技术保护点】
1.一种RT锁存器，其特征在于，包括：非门、三输入与非门、与门、第一SR锁存器和第二SR锁存器；/n所述非门的输入端连接下一级所述RT锁存器中第二SR锁存器的一个输出端，所述非门的输出端连接所述三输入与非门的第一输入端和所述第一SR锁存器的一个输入端；/n所述三输入与非门的第二输入端连接所述与门的输出端，所述三输入与非门的第三输入端连接所述第二SR锁存器的一个输入端和上一级所述RT锁存器中第一SR锁存器的一个输出端；所述三输入与非门的输出端连接所述第一SR锁存器的另一个输入端、所述第二SR锁存器的另一个输入端和所述RT锁存器的数据通路；/n所述第一SR锁存器的一个输出端连接下一级所述RT锁存器中三输入与非门的第三输入端，所述第一SR锁存器的另一个输出端连接所述与门的一个输入端；/n所述第二SR锁存器的一个输出端连接上一级所述RT锁存器中非门的输入端，所述第二SR锁存器的另一个输出端连接所述与门的另一个输入端。/n

【技术特征摘要】
1.一种RT锁存器，其特征在于，包括：非门、三输入与非门、与门、第一SR锁存器和第二SR锁存器；
所述非门的输入端连接下一级所述RT锁存器中第二SR锁存器的一个输出端，所述非门的输出端连接所述三输入与非门的第一输入端和所述第一SR锁存器的一个输入端；
所述三输入与非门的第二输入端连接所述与门的输出端，所述三输入与非门的第三输入端连接所述第二SR锁存器的一个输入端和上一级所述RT锁存器中第一SR锁存器的一个输出端；所述三输入与非门的输出端连接所述第一SR锁存器的另一个输入端、所述第二SR锁存器的另一个输入端和所述RT锁存器的数据通路；
所述第一SR锁存器的一个输出端连接下一级所述RT锁存器中三输入与非门的第三输入端，所述第一SR锁存器的另一个输出端连接所述与门的一个输入端；
所述第二SR锁存器的一个输出端连接上一级所述RT锁存器中非门的输入端，所述第二SR锁存器的另一个输出端连接所述与门的另一个输入端。


2.据权利要求1所述的RT锁存器，其特征在于，所述第一SR锁存器包括第一与非门和第二与非门，所述第二SR锁存器包括第三与非门和第四与非门；
所述非门的输入端连接下一级所述RT锁存器中第三与非门的输出端；所述非门的输出端连接所述第二与非门的一个输入端；
所述三...

【专利技术属性】
技术研发人员：尚德龙，唐溪琴，乔树山，周玉梅，
申请(专利权)人：中科院微电子研究所南京智能技术研究院，
类型：发明
国别省市：江苏;32