半导体存储器装置制造方法及图纸

一种半导体存储器装置包括：存储器单元阵列，其设置在源极板上；放电板，其设置在源极板的底表面下方；源极线放电电路，其设置在放电板下面的基板上，并且响应于源极线放电控制信号而将放电板电联接至接地节点；以及放电路径，其设置在放电板与源极线放电电路之间。

【技术实现步骤摘要】
半导体存储器装置
各种实施方式通常涉及半导体存储器装置，更具体地，涉及包括源极板的半导体存储器装置。
技术介绍
半导体存储器装置是使用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)和磷化铟(InP)之类的半导体材料实现的存储器装置。半导体存储器装置通常分为在切断电源时其内存储的数据丢失的易失性存储器装置和即使在切断电源后也保持其内存储的数据的非易失性存储器装置。近来，对可以被电编程和擦除并且不需要刷新功能以规则间隔重写数据的非易失性存储器装置的需求不断增加。在非易失性存储器装置中，当在编程操作、读取操作或验证操作期间源极板的电位不期望地升高时，发生源极线反跳现象(bouncingphenomenon)。由于源极线反跳现象引起编程不足、读取故障等，因此需要抑制源极线反跳现象。
技术实现思路
在实施方式中，半导体存储器装置可以包括：存储器单元阵列，其设置在源极板上；放电板，其设置在源极板的底表面上；源极线放电电路，其设置在放电板下面的基板上，并且响应于源极线放电控制信号而将放电板电联接至接地节点；以及放电路径，其设置在放电板与源极线放电电路之间。在实施方式中，半导体存储器装置可以包括：包括设置在源极板上的垂直沟道的存储器单元阵列；沿垂直方向交替地层叠在源极板上的多个电极层和多个层间电介质层；设置在源极板的底表面上的放电板；包括设置在放电板下面的基板上的源极线放电电路的逻辑结构；设置在基板和放电板之间的多个电介质层；以及设置在多个电介质层中的放电路径。放电路径联接放电板和源极线放电电路。多个电介质层覆盖源极线放电电路。在实施方式中，半导体存储器装置可以包括：各自包括源极板和设置在源极板上的存储器单元阵列的多个存储器结构；设置在存储器结构的源极板的底表面上的放电板；设置在放电板下面的基板上的逻辑电路；以及联接逻辑电路和放电板的多个放电路径。附图说明图1是例示根据本公开的实施方式的半导体存储器装置的示例的框图。图2A是图1所示的存储器单元阵列的等效电路图。图2B是图1所示的源极线放电电路的等效电路图。图3是例示根据本公开的实施方式的半导体存储器装置的示意性布局的截面图。图4是例示根据本公开的实施方式的半导体存储器装置的示意性布局的顶视图。图5至图7是例示根据本公开的实施方式的半导体存储器装置的部分的示例的截面图。图8是例示根据本公开的实施方式的半导体存储器装置的示例的框图。图9是例示图8所示的半导体存储器装置的示意性布局的示例的顶视图。图10是根据本公开的实施方式的图9的详细顶视图。图11是示意性例示根据本公开的实施方式的图10所示的半导体存储器装置的示例的截面图。图12是例示根据本公开的实施方式的半导体存储器装置的示例的截面图。图13A和图13B是例示根据本公开的实施方式的半导体存储器装置的示例的图。图14是示意性地例示根据本公开的实施方式的包括半导体存储器装置的存储器系统的示例的图。图15是示意性地例示根据本公开的实施方式的包括半导体存储器装置的计算系统的框图。具体实施方式从本文中的下面的示例性实施方式的描述并参考附图，本公开的优点和特征以及实现它们的方法将变得显而易见。然而，本公开不限于本文公开的示例性实施方式，而是可以以各种方式来实现。本公开的示例性实施方式将本公开的范围传达给本领域技术人员。在描述本公开的实施方式的附图中给出的图形、维度、比率、角度、元件数量仅是示例性的，而非限制性的。在整个说明书中，相似的附图标记指代相似的元件。在描述本公开时，当确定已知的相关技术的详细描述可能使本公开的主旨不清楚时，将省略其详细描述。应当理解，说明书和权利要求书中使用的术语“包括”、“具有”、“包含”等不应被解释为限于其后列出的手段，除非另有明确说明。在提及单数名词时使用不定冠词或定冠词(例如“一”、“一个”、“该”)时，除非另有明确说明，否则该冠词可以包括该名词的复数形式。在本公开的实施方式中，即使在没有明确陈述的情况下，也应解释为包括误差容限。此外，在描述本公开的组件时，可以使用如第一、第二、A、B、(a)和(b)之类的术语。这些术语仅是为了将一个组件与另一组件区别开，并非暗示或暗指组件的实质、顺序、次序或数量。此外，本公开的实施方式中的元件不受这些术语的限制。这些术语仅用于将一个元件与另一元件区分开。因此，如本文所使用的，在本公开的技术构思内，第一元件可以是第二元件。如果组件被描述为“连接”、“联接”或“链接”到另一组件，则这可以表示组件不仅直接“连接”、“联接”或“链接”，而且经由第三组件间接地“连接”、“联接”或“链接”。在描述位置关系时，诸如“元件B上的元件A”、“元件B上方的元件A”、“元件B下面的元件A”和“元件B旁边的元件A”，除非明确使用术语“直接”或“紧接着”，否则另一元件C可以设置在元件A和B之间。本公开的各种示例性实施方式的特征可以部分地或全部地联接、组合或分离。从技术上讲，各种交互和操作也是可以的。可以单独地或组合地实践各种示例性实施方式。在下文中，以下将通过本公开的实施方式的各种示例，参照附图详细描述半导体存储器装置。图1是例示根据本公开的实施方式的半导体存储器装置的示例的框图。参照图1，根据本公开的实施方式的半导体存储器装置100可以包括存储器单元阵列110、行解码器(X-DEC)120、页缓冲器电路130、源极线放电电路140和外围电路(PERI电路)150。存储器单元阵列110可以包括多个存储器块BLK1至BLKn(n是2或更大的自然数)。虽然未示出，但是存储器块BLK1至BLKn中的每一个可以包括多个单元串。每个单元串可以包括全部串联联接在一起的至少一个漏极选择晶体管、多个存储器单元和至少一个源极选择晶体管。每个存储器单元可以是易失性存储器单元或可以是非易失性存储器单元。虽然下面的描述使用垂直NAND闪存装置作为半导体存储器装置100的示例，但是应当理解，本公开的技术精神不限于此。行解码器120可以通过行线RL联接至存储器单元阵列110。行线RL可以包括至少一条漏极选择线、多条字线和至少一条源极选择线。响应于从外围电路150提供的行地址X_A，行解码器120可以选择存储器单元阵列110中包括的存储器块BLK1至BLKn当中的任何一个。行解码器120可以向与从存储器单元阵列110中包括的存储器块BLK1至BLKn当中选择的存储器块联接的行线RL传送从外围电路150提供的操作电压X_V。页缓冲器电路130可以通过位线BL联接至存储器单元阵列110。页缓冲器电路130可以包括分别联接至位线BL的多个页缓冲器PB。页缓冲器电路130可以从外围电路150接收页缓冲器控制信号PB_C，并且可以向外围电路150发送数据信号DATA以及从外围电路150接收数据信号DATA。页缓冲器电路130可以响应于页缓冲器控制信号PB_C控制布置于存储器单元阵列110本文档来自技高网...

【技术保护点】
1.一种半导体存储器装置，该半导体存储器装置包括：/n存储器单元阵列，所述存储器单元阵列被设置在源极板上；/n放电板，所述放电板被设置在所述源极板的底表面下方；/n源极线放电电路，所述源极线放电电路被设置在所述放电板下面的基板上，并且响应于源极线放电控制信号而将所述放电板电联接至接地节点；以及/n放电路径，所述放电路径被设置在所述放电板与所述源极线放电电路之间。/n

【技术特征摘要】
20190520 KR 10-2019-00589691.一种半导体存储器装置，该半导体存储器装置包括：
存储器单元阵列，所述存储器单元阵列被设置在源极板上；
放电板，所述放电板被设置在所述源极板的底表面下方；
源极线放电电路，所述源极线放电电路被设置在所述放电板下面的基板上，并且响应于源极线放电控制信号而将所述放电板电联接至接地节点；以及
放电路径，所述放电路径被设置在所述放电板与所述源极线放电电路之间。


2.根据权利要求1所述的半导体存储器装置，其中，所述放电板由电阻率比所述源极板中的材料的电阻率小的材料形成。


3.根据权利要求1所述的半导体存储器装置，其中，所述源极板包括多晶硅，并且所述放电板包括金属。


4.根据权利要求1所述的半导体存储器装置，其中，所述放电板具有与所述源极板的所述底表面的表面面积基本相似的面积。


5.根据权利要求1所述的半导体存储器装置，其中，所述放电板用凸缘部延伸超出所述源极板的所述底表面。


6.根据权利要求1所述的半导体存储器装置，其中，所述源极线放电电路在垂直方向上与所述放电板交叠。


7.根据权利要求6所述的半导体存储器装置，其中，所述放电路径沿所述垂直方向设置。


8.一种半导体存储器装置，该半导体存储器装置包括：
存储器单元阵列，所述存储器单元阵列包括设置在源极板上的垂直沟道；
多个电极层和多个层间电介质层，所述多个电极层和所述多个层间电介质层沿垂直方向交替地层叠在所述源极板上；
放电板，所述放电板被设置在所述源极板的底表面上；
逻辑结构，所述逻辑结构包括设置在所述放电板下面的基板上的源极线放电电路；
多个电介质层，所述多个电介质层被设置在所述基板和所述放电板之间；以及
放电路径，所述放电路径被设置在所述多个电介质层中，
其中，所述放电路径联接所述放电板和所述源极线放电电路，并且
其中，所述多个电介质层覆盖所述源极线放电电路。


9.根据权利要求8所述的半导体存储器装置，其中，所述存储器单元阵列包括使所述多个电极层中的每一个的焊盘区域暴露的阶梯结构。


10.根据权利要求9所述的半导体存储器装置，其中，所述源极线放电电路的至少一部分在垂直方向上与所述阶梯结构交叠。


11.根据权利要求8所述的半导体存储器装置，该半导体存储器装置还包括：
多条位线，所述多条位线被设置在所述存储器单元阵列上并与所...

【专利技术属性】
技术研发人员：郭成光，朴商佑，崔畅云，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR