多接合存储器设备中的并行存储器操作制造技术

公开了一种包括集成存储器模块的半导体设备。所述集成存储器模块包括：第一半导体管芯，所述第一半导体管芯包括第一非易失性存储器单元；第二半导体管芯，所述第二半导体管芯包括第二非易失性存储器单元；以及第三半导体管芯，所述第三半导体管芯包括控制电路。所述第一半导体管芯、所述第二半导体管芯和所述第三半导体管芯接合在一起。所述控制电路被配置为控制所述第一存储器单元中的存储器操作以及并行地控制所述第二存储器单元中的存储器操作。

【技术实现步骤摘要】
多接合存储器设备中的并行存储器操作
技术介绍
便携式消费电子器件需求的强劲增长推动了对高容量存储设备的需求。非易失性半导体存储器设备，诸如闪存存储卡，已广泛用于满足对数字信息存储和交换的日益增长的需求。它们的便携性、多功能性和坚固耐用的设计以及它们的高可靠性和大容量，使得此类存储器设备理想地用于多种电子设备中，包括例如数字照相机、数字音乐播放器、视频游戏控制器、PDA和蜂窝电话。最近，已经提出了使用三维(3D)结构的超高密度存储器设备。3D结构的一个示例是具有形成多层的存储器单元串的堆叠存储器结构。一种此类存储设备有时被称为位成本可扩展(BiCS)体系结构。3D存储器结构允许高的面密度，作为本文使用的术语是指每个表面积可存储的位数。除了存储器单元之外，3D存储器设备包括用于控制对存储器单元进行读取/写入的逻辑电路。不管3D架构如何，增加密度(例如，面密度)是期望的。一种增加面密度的技术是增加3D结构中的存储器单元层的数量。然而，目前的半导体制造技术限制了能够可靠形成的存储器单元的层数。此外，形成具有更多存储器单元层的结构能够显著增加制造成本。具有高编程和读取吞吐量也是期望的。用于增加高编程和读取吞吐量的一种技术是增加每个管芯的存储器单元平面的数量。然而，这增加了管芯尺寸，管芯是重要的规格。对于半导体制造技术，成本通常不与管芯尺寸成线性比例。例如，将半导体管芯的尺寸加倍可以使制造成本增加两倍以上。附图说明图1是存储器设备的功能框图。图1B是根据本专利技术技术的实施方案的从其中形成多个控制半导体管芯的半导体晶圆的顶视图。图1C是根据本专利技术技术的实施方案的从其中形成多个第一存储器半导体管芯的半导体晶圆的顶视图。图1D是根据本专利技术技术的实施方案的从其中形成多个第二存储器半导体管芯的半导体晶圆的顶视图。图2A是集成存储器模块的一个实施方案的框图。图2B是集成存储器模块的另一实施方案的框图。图3A是描绘感测框的一个实施方案的框图。图3B是描绘存储器系统的一个实施方案的框图。图4是单片三维存储器阵列的一个示例实施方案的一部分的透视图。图5是描述用于对组织成阵列的存储器单元的NAND串进行编程的过程的一个实施方案的流程图。图6是示出集成存储器模块的一个实施方案的细节的图。图7是示出集成存储器模块的另一实施方案的细节的图。图8描绘了半导体管芯的平坦表面上的接合焊盘的示例图案。图9描绘了与图6的实施方案一致的集成存储器模块的实施方案的侧视图。图10描绘了与图7的实施方案一致的集成存储器模块的实施方案的侧视图。图11是操作包括集成存储器模块的非易失性存储器的过程的一个实施方案的流程图。图12是集成存储器模块中的并行编程的过程的一个实施方案的流程图。图13是集成存储器模块中的并行感测的过程的一个实施方案的流程图。具体实施方式现在将参考附图描述本专利技术的技术，附图在实施方案中涉及一种包括集成存储器模块的半导体设备。集成存储器模块的实施方案具有高存储密度，包括面密度。集成存储器模块的实施方案具有高编程和读取吞吐量。集成存储器模块的实施方案具有高存储密度(例如，面密度)，而不牺牲编程或读取吞吐量。在一些实施方案中，集成存储器模块可以包括三个半导体管芯，它们一起作为单个集成非易失性存储器操作。一个半导体管芯可以包含控制电路，该控制电路可以包括感测放大器和驱动器。两个半导体管芯可以包含非易失性存储器单元。三个半导体管芯可以作为单个集成非易失性存储器接合在一起。本文描述的集成存储器模块的实施方案具有高存储密度(例如，面密度)，而不增加半导体管芯尺寸。将控制电路放置在半导体管芯中的一个半导体管芯上可以释放包含存储器单元的两个半导体管芯上的空间，使得附加的存储器单元可以被放置在存储器单元管芯上。具有两个半导体管芯(每个具有非易失性存储器单元)可以增加集成非易失性存储器的面密度。此外，集成非易失性存储器可以增加存储器单元的层数，而没有与增加单个半导体管芯上的存储器单元的层数相关联的问题。通常，可通过并行编程更多数量的存储器单元来增加编程吞吐量。同样，可以通过并行读取更多数量的存储器单元来增加读取吞吐量。在一些存储器架构中，连接到同一字线的存储器单元可以被并行编程或读取。一种用于增加编程和/或读取吞吐量的可行技术是增加字线的尺寸。然而，这种解决方案往往会增加字线上的负载，这可能对性能产生负面影响。本文描述的集成存储器模块的实施方案具有高编程吞吐量，而不显著增加字线的尺寸。在一些实施方案中，连接到第一半导体管芯上的第一选择的字线的第一组存储器单元与连接到第二半导体管芯上的第二选择的字线的第二组存储器单元被并行编程。可选地，第三半导体管芯上的相同字线驱动器可以用于向第一选择的字线和第二选择的字线提供编程电压。因此，可以在不显著增加字线尺寸的情况下增加编程吞吐量。此外，可以在不显著增加字线上的负载的情况下增加编程吞吐量。此外，在一些实施方案中，第一半导体管芯、第二半导体管芯和第三半导体管芯接合在一起形成集成存储器设备。因此，集成存储器设备兼具高编程吞吐量和高面密度。类似地，在一些实施方案中，连接到第一半导体管芯上的第一选择的字线的第一组存储器单元可以与连接到第二半导体管芯上的第二选择的字线的第二组存储器单元被并行读取。因此，可以在不显著增加字线尺寸的情况下增加读取吞吐量。此外，可以在不显著增加字线上的负载的情况下增加读取吞吐量。此外，在一些实施方案中，第一半导体管芯、第二半导体管芯和第三半导体管芯接合在一起形成集成存储器设备。因此，集成存储器设备的实施方案具有高读取吞吐量和高面密度。增加每个管芯的存储器单元的数量的一种可行方法是增加平面中的存储器单元块的数量。然而，这种解决方案往往会增加位线上的负载，这可能影响性能。本文描述的集成存储器模块的实施方案具有高存储容量、高编程吞吐量和高读取吞吐量，而不增加位线上的负载。应当理解，本专利技术可体现为许多不同形式并且不应解释为限于本文所阐述的实施方案。相反，提供了这些实施方案，使得本公开将是周密且完整的，并且将充分地将本专利技术传达给本领域的技术人员。实际上，本专利技术旨在覆盖这些实施方案的另选方案、修改和等同物，这些均包括在由所附权利要求书所限定的本专利技术的范围和实质内。此外，在本专利技术的以下具体实施方式中，给出了许多具体细节，以便提供对本专利技术的周密理解。然而，对于本领域的普通技术人员将显而易见的是，本专利技术可在没有此类具体细节的情况下被实施。本文所用的术语“顶部”和“底部”、“上”和“下”以及“垂直”和“水平”及其形式，如可仅以举例方式和出于示例性目的用于本文，并且不旨在限制技术的描述，因为所引用的项目可在位置和取向上交换。另外，如本文所用，术语“基本上”和/或“约”是指指定的尺寸或参数可在给定应用的可接受的制造公差内变化。在一个实施方案中，可接受的制造公差为给定尺寸的±0.25％。图1至图4描述了可用于实现本文提出的技术的存储器系统本文档来自技高网...

【技术保护点】
1.一种装置，包括：/n第一半导体管芯，所述第一半导体管芯包括第一非易失性存储器单元；/n第二半导体管芯，所述第二半导体管芯包括第二非易失性存储器单元；和/n第三半导体管芯，所述第三半导体管芯包括控制电路，所述第一半导体管芯、所述第二半导体管芯和所述第三半导体管芯接合在一起，所述控制电路被配置为控制所述第一存储器单元中的存储器操作以及并行地控制所述第二存储器单元中的存储器操作。/n

【技术特征摘要】
20190517 US 16/415,3771.一种装置，包括：
第一半导体管芯，所述第一半导体管芯包括第一非易失性存储器单元；
第二半导体管芯，所述第二半导体管芯包括第二非易失性存储器单元；和
第三半导体管芯，所述第三半导体管芯包括控制电路，所述第一半导体管芯、所述第二半导体管芯和所述第三半导体管芯接合在一起，所述控制电路被配置为控制所述第一存储器单元中的存储器操作以及并行地控制所述第二存储器单元中的存储器操作。


2.根据权利要求1所述的装置，其中所述控制电路被进一步配置为：
将数据编程到连接到所述第一半导体管芯中的第一字线的第一组所述第一非易失性存储器单元中以及并行地将数据编程到连接到所述第二半导体管芯中的第二字线的第二组所述第二非易失性存储器单元中。


3.根据权利要求2所述的装置，其中所述控制电路被进一步配置为：
将页面的第一部分编程到所述第一组中以及并行地将所述页面的第二部分编程到所述第二组中。


4.根据权利要求1所述的装置，其中所述控制电路被进一步配置为：
从连接到所述第一半导体管芯中的第一字线的存储器单元读取数据以及并行地从连接到所述第二半导体管芯中的第二字线的存储器单元读取数据。


5.根据权利要求1所述的装置，其中所述控制电路包括：
电路，所述电路被配置为向所述第一半导体管芯和所述第二半导体管芯两者提供用于存储器操作的电压。


6.根据权利要求1所述的装置，其中：
所述第三半导体管芯接合到所述第一半导体管芯；并且
所述第三半导体管芯接合到所述第二半导体管芯。


7.根据权利要求1所述的装置，其中：
所述第三半导体管芯接合到所述第一半导体管芯；并且
所述第一半导体管芯接合到所述第二半导体管芯。


8.根据权利要求1所述的装置，其中所述控制电路包括：
第一多个感测放大器，所述第一多个感测放大器通过第一组接合焊盘连接到所述第一半导体管芯上的第一位线；和
第二多个感测放大器，所述第二多个感测放大器通过第二组接合焊盘连接到所述第二半导体管芯上的第二位线。


9.根据权利要求1所述的装置，其中所述控制电路包括：
字线驱动器，所述字线驱动器连接到所述第一半导体管芯上的第一字线和所述第二半导体管芯上的第二字线，所述控制电路被配置为控制所述字线驱动器向所述第一字线和所述第二字线同时输送电压。


10.根据权利要求1所述的装置，其中：
所述第一半导体管芯包括第一组接合焊盘；
所述第二半导体管芯包括第二组接合焊盘；
所述第三半导体管芯包括第三组接合焊盘，所述第三组接合焊盘接合到所述第一组接合焊盘，以将所述第三半导体管芯电耦接和物理耦接到所述第一半导体管芯以及允许所述第一半导体管芯和所述第三半导体管芯之间的内部信号传送；并且
所述第三半导体管芯包括第四组接合焊盘，所述第四组接合焊盘接合到所述第二组接合焊盘，以将所述第三半导体管芯电耦接和物理耦接到所述第二半导体管芯以及允许所述第二半导体管芯和所述第三半导体管芯之间的内部信号传送。


11.根据权利要求1所述的装置，其中：
所述第一半导体管芯包括第一组接合焊盘；
所述第二半导体管芯包括第二组接合焊盘；
所述第三半导体管芯包括第三组接合焊盘，所述第三组接合焊盘接合到所述第一组接合焊盘，以将所述第三半导体管芯电耦接和物理耦接到所述第一半导体管芯以及允许所述第一半导体管芯和所述第三半导体管芯之间的内部信号传送；并且
所述第一半导体管芯还包括第四组接合焊盘，所述第四组接合焊盘接合到所述第二组接合焊盘，以将所述第二半导体管芯电耦接和物理耦接到所述第一半导体管芯以及允许所述第二半导体管芯和所述第一半导体管芯之间的内部信号传送。


12.一种操作非易失性存储器的方法，所述方法包括：
通过第一对接合焊盘从控制半导体管芯向第一存储器半导体管芯上的非易失性存储器单元的第一三维阵列中的第一选择块提供一组存储器操作电压，所述第一对接合焊盘将所述控制半导体管芯电耦接和物理耦接到所述第一存储器半导体管芯；以...

【专利技术属性】
技术研发人员：H·奇布昂格德，M·西川，
申请(专利权)人：闪迪技术有限公司，
类型：发明
国别省市：美国;US