半导体存储装置及存储器系统制造方法及图纸

本发明专利技术的实施方式提供一种能够提高性能的半导体存储装置及存储器系统。实施方式的半导体存储装置包含：存储单元，能够存储2比特以上的数据；第1电路(13)，包含第1锁存器群及第2锁存器群，该第1锁存器群包含第1及第2数据锁存电路，该第2锁存器群包含第3及第4数据锁存电路；及控制电路(28)，控制写入动作。控制电路(28)在从外部接收到第1及第2数据的情况下，将所述第1及第2数据分别存储在第1及第2数据锁存电路中，将第1及第2数据分别从第1及第2数据锁存电路复制到第3及第4数据锁存电路中，使用存储在第1及第2数据锁存电路中的数据，执行写入动作。

【技术实现步骤摘要】
半导体存储装置及存储器系统[相关申请]本申请享有以日本专利申请2019-83092号(申请日：2019年4月24日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
本专利技术的实施方式涉及一种半导体存储装置及存储器系统。
技术介绍
作为半导体存储装置的一种，已知有NAND(NotAND，与非)型闪速存储器。另外，已知有具备经三维积层的多个存储单元的NAND型闪速存储器。
技术实现思路
实施方式提供一种能够提高性能的半导体存储装置及存储器系统。实施方式的半导体存储装置具备：存储单元，能够存储2比特以上的数据；第1电路，包含第1锁存器群及第2锁存器群，该第1锁存器群包含第1及第2数据锁存电路，该第2锁存器群包含第3及第4数据锁存电路；及控制电路，控制写入动作。所述控制电路在从外部接收到第1及第2数据的情况下，将所述第1及第2数据分别存储在所述第1及第2数据锁存电路中，将所述第1及第2数据分别从所述第1及第2数据锁存电路复制到所述第3及第4数据锁存电路中，使用存储在所本文档来自技高网...

【技术保护点】
1.一种半导体存储装置，/n具备：/n存储单元，能够存储2比特以上的数据；/n第1电路，包含第1锁存器群及第2锁存器群，该第1锁存器群包含第1及第2数据锁存电路，该第2锁存器群包含第3及第4数据锁存电路；及/n控制电路，控制写入动作；且/n所述控制电路是，/n在从外部接收到第1及第2数据的情况下，将所述第1及第2数据分别存储在所述第1及第2数据锁存电路中，/n将所述第1及第2数据分别从所述第1及第2数据锁存电路复制到所述第3及第4数据锁存电路中，/n使用存储在所述第1及第2数据锁存电路中的数据，执行所述写入动作。/n

【技术特征摘要】
20190424 JP 2019-0830921.一种半导体存储装置，
具备：
存储单元，能够存储2比特以上的数据；
第1电路，包含第1锁存器群及第2锁存器群，该第1锁存器群包含第1及第2数据锁存电路，该第2锁存器群包含第3及第4数据锁存电路；及
控制电路，控制写入动作；且
所述控制电路是，
在从外部接收到第1及第2数据的情况下，将所述第1及第2数据分别存储在所述第1及第2数据锁存电路中，
将所述第1及第2数据分别从所述第1及第2数据锁存电路复制到所述第3及第4数据锁存电路中，
使用存储在所述第1及第2数据锁存电路中的数据，执行所述写入动作。


2.根据权利要求1所述的半导体存储装置，其中
所述控制电路在从外部接收到第1指令的情况下，执行复制所述第1及第2数据的动作。


3.根据权利要求1所述的半导体存储装置，其中
所述第1电路包含感测放大器及与所述感测放大器连接的数据线，
所述第1至第4数据锁存电路经由所述数据线并联连接。


4.根据权利要求1所述的半导体存储装置，其中
所述第1电路包含：
感测组件；
第1数据线，与所述感测放大器连接；
第2及第3数据线；
第1开关元件，连接在所述第1数据线和所述第2数据线之间；及
第2开关元件，连接在所述第1数据线和所述第2数据线之间；且
所述第1及第3数据锁存电路经由所述第2数据线并联连接，
所述第2及第4数据锁存电路经由所述第3数据线并联连接。


5.根据权利要求1所述的半导体存储装置，其中
所述第1电路包含感测放大器及与所述感测放大器连接的数据线，
所述第1及第2数据锁存电路经由所述数据线并联连接，
所述第1及第3数据锁存电路不经由所述数据线地串联连接，
所述第2及第4数据锁存电路不经由所述数据线地串联连接。


6.一种半导体存储装置，
具备：
存储单元，能够存储2比特以上的数据；
第...

【专利技术属性】
技术研发人员：常盤直哉，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：日本;JP