试验装置制造方法及图纸

本发明专利技术提供一种试验装置，用于试验电子元件，此试验装置包括：多个测试模块、多个返回电路、多个汇总部与多个分配部。其中，测试模块进行电子元件和信号的授受。返回电路与测试模块对应设置，并接收用于表示在电子元件输出的输出图案上产生故障的时序的故障时序信号。汇总部接收返回电路输出的故障时序信号，并计算故障时序信号中的一个以上的故障时序信号的逻辑和，且输出１位的信号。分配部与汇总部对应设置，并将对应的汇总部的运算结果分配到测试模块。（*该技术在2024年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种试验装置，且特别涉及一种对电子元件进行试验的试验装置。对认可参照文献的指定国，可将下述申请中所记述的内容利用参照加入本申请中，作为本申请记述的一部分。日本专利的特愿2003-311746，申请日平成15年9月3日。
技术介绍
在公知技术中，对半导体电路等电子元件进行试验的试验装置，通过在电子元件上施加一定的图案而进行试验。试验装置包括向电子元件施加预先所确定的图案和试验速率等的测试模块，以及用于控制测试模块向电子元件施加图案等的时序的时序控制模块。测试模块会依据应试验的电子元件的焊接脚数而设置有多个测试模块，而且时序控制模块设置有多个用于产生试验开始时序的模块，以及用于产生图案施加时序的模块等这样的模块。在公知技术中，时序控制模块依据其机能而分别构成。与本专利技术相关的专利文献等，因为现在没有认识，所以省略其说明。如前所述，在公知技术中，因为是将时序控制模块依据其机能而构成，所以需要制造多个种类的时序控制模块，而导致制造成本的上升。而且，各个时序控制模块的通用性低，进而使电子元件的试验效率降低。为了解决这种问题，考虑在各个模块设置能够实现全部机能的构成，并可转换各模块的机能。以此，可只由同一种的模块进行电子元件的试验。但是，为了试验电子元件所必需的机能涉及多种，而且为了实现各个机能需要多个焊接脚，如要以一个模块实现所有的机能，会使模块的焊接脚数变得庞大，这种作法是不实用的。因此，考虑利用具有同一构成的多个模块以实现所有的机能。但是，在这种情况下，又产生必须取得各个模块间的同步性的问题。而且，作为其它的课题，在由不同的制造方式所制造的测试模块间，有时从信号的输入到输出的时间的特性不同，所以难以同时使用这些测试模块。而且，有时时序控制模块要从多个测试模块分别获取故障数据，且将对多个故障数据进行逻辑运算，并汇总多个数据以对多个测试模块进行分配。即使在这种情况下，各个汇总处理、各个分配处理，也需要同步进行。在如上所述，试验装置利用多个信号供给部30、多个测试模块14进行电子元件的试验的情况下，需要由它们之间的信号的授受而取得同步。而且，为了进行各个汇总处理、分配处理，需要多个缓存器，导致电路规模和成本的增大。所以，需要降低缓存器数目。而且，为了进行汇总处理、分配处理，需要多根信号线，但如在半导体基板上形成多根信号线，则需要对电路配置进行研讨。
技术实现思路
为了解决上述问题，在本专利技术的实施例中提供了一种试验装置，用于试验电子元件，此试验装置包括多个测试模块、多个返回电路、多个汇总部与多个分配部。其中，测试模块进行电子元件和信号的授受。返回电路与测试模块对应设置，并接收用于表示在电子元件输出的输出图案上产生故障的时序的故障时序信号。汇总部接收返回电路输出的故障时序信号，并计算故障时序信号中的一个以上的故障时序信号的逻辑和，且输出1位的信号。分配部与汇总部对应设置，并将对应的汇总部的运算结果分配到测试模块。在本专利技术之一实施例中，试验装置还包括多个正反器(flip-flop)，与汇总部对应，且正反器为串联，以接收返回电路输出的故障时序信号，并将接收的故障时序信号依次供给下一级的正反器，每一个正反器分别向对应的汇总部供给故障时序信号。在本专利技术之一实施例中，试验装置还包括多个缓存器部，与汇总部及分配部对应设置，并将用于控制在汇总部中利用故障时序信号中的其中一个故障时序信号进行逻辑运算，及在分配部中向测试模块中的其中一个测试模块分配逻辑运算结果的多位的控制信号，向对应的汇总部及分配部进行供给。在本专利技术之一实施例中，试验装置还包括半导体基板，设置有汇总部及分配部，使汇总部及对应的分配部有多个组合，并在半导体基板上并列设置。其中缓存器部设置在半导体基板上，且汇总部及对应的分配部在半导体基板上的第一方向上串联连接。各个缓存器部和对应的汇总部及分配部，在第一方向上被连接。在本专利技术之一实施例中，在半导体基板上，至少一部分连接汇总部和测试模块的配线，沿着与第一方向垂直的第二方向设置。此外，在半导体基板上，至少一部分连接分配部和测试模块的配线，沿着与第一方向垂直的第二方向设置。另外，上述专利技术的概要并未列举本专利技术的所有必要特征，这些特征群的子集合也可成为专利技术。如利用本专利技术，可使汇总部及分配部的处理同步进行流水线处理。而且，能够防止需要多根信号线的配线，并防止沿着半导体基板上，配线在横方向或纵方向的偏斜。附图说明图1为关于本专利技术的实施例的试验装置100的构成的一个实施例。图2为开关矩阵20的构成的一个实施例。图3为信号供给部30及时钟脉冲控制电路70的构成的一个实施例。图4为环形电路110的构成的一个实施例。图5为基准时钟脉冲分配电路80的构成的一个实施例。图6为在从图3至图5中所说明的，多个信号供给部30输出时序信号的时序的调整方法的一个实施例的流程图。图7为时序信号和基准时钟脉冲的关系。图7(a)为不对基准时钟脉冲用可变延迟电路36的延迟量进行调整的情况的一个实施例，图7(b)为对基准时钟脉冲用可变延迟电路36的延迟量进行调整的情况的一个实施例。图8为相位调整电路50的构成的一个实施例。图9为发生电路48及时序信号分配电路56的构成的一个实施例。图10为汇总电路46及时序信号分配电路56的构成的一个实施例。图11为多个汇总部160及多个分配部140的，在半导体基板(图中未示出)上的配置实施例。图11(a)～图11(c)分别表示多个汇总部160及多个分配部140的，在半导体基板上的配置的一个实施例。图12为多个正反器部186及多个选择部188的构成的一个实施例。图13为在控制部12上所设置的，用于控制多个缓存器部146的写入控制电路的构成的一个实施例。主要元件标记说明10基准时钟脉冲生成部12控制部14测试模块16元件接触部20开关矩阵22测试板30信号供给部32计数器部34返回用可变延迟电路36基准时钟脉冲用可变延迟电路38、72、119、122、126、132、136、142、152正反器40返回电路42、52、62多个正反器44返回信号选择部46汇总电路48发生电路50相位调整电路54时钟脉冲选择部56时序信号分配电路60时序供给部64时序信号选择部66同步电路70时钟脉冲控制电路74选择部76计数器 78逻辑电路80基准时钟脉冲分配电路82、88、118、144分配器84、117、148、164、190、210、216、226与门电路86、116、134、150、166、250或门电路90输出部100试验装置110环形电路112、114基准时钟脉冲选择部120汇流排124分配电路130运算电路140分配部146、162缓存器部160汇总部168移位缓存器部172、174、178、180、186、206、208、218、220正反器188选择部200电子元件202、224选择器204写入部212要求信号储存部214主选择部222计数器228复位部230第一分配点 232第二分配点234基准时钟脉冲通过路径236相位调整用可变延迟电路258主从选择部具体实施方式下面，通过专利技术的实施例对本专利技术进行说明，但是以下的实施例并不对关于权利要求的专利技术进行限定，而且实施例中所说明的特征的所有组合也未必是专利技术的解决方法本文档来自技高网...

【技术保护点】
一种试验装置，用于试验电子元件，其特征是该试验装置包括：多个测试模块，进行与该电子元件的信号授受；多个返回电路，与上述这些测试模块对应设置，并接收用于表示在该电子元件输出的输出图案上产生故障的时序的多个故障时序信号； 多个汇总部，接收上述这些返回电路输出的上述这些故障时序信号，并计算上述这些故障时序信号中的一个以上的上述这些故障时序信号的逻辑和，且输出１位的信号；以及多个分配部，与上述这些汇总部对应设置，并将对应的上述这些汇总部的运算结果分配到上 述这些测试模块。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：谷浩一，
申请(专利权)人：爱德万测试株式会社，
类型：发明
国别省市：JP[日本]