一种多层超结半导体器件的制备方法技术

本发明专利技术涉及半导体器件的制造技术领域，尤其涉及一种多层超结半导体器件的制备方法，包括：步骤S1，在具有第一导电类型杂质的半导体衬底上执行一外延工艺以形成一外延层；步骤S2，于外延层上淀积一保护层，并对外延层执行刻蚀工艺，以在外延层上形成多个凹槽；步骤S3，对多个凹槽执行外延工艺，以形成具有第二导电类型杂质的填充区；步骤S4，去除保护层，执行一抛光工艺以使填充区和外延层的上表面齐平，填充区和外延层交替排列形成一层超结结构；重复步骤S1～S4复数次，以形成具有复数层超结结构的复合结构。有益效果：本发明专利技术的制备方法形成的超结器件能实现更高耐压能力，改善超高压器件的EMI问题，并且工艺成本较低。

【技术实现步骤摘要】
一种多层超结半导体器件的制备方法
本专利技术涉及半导体器件的制造
，尤其涉及一种多层超结半导体器件的制备方法。
技术介绍
超结MOSFET(Metal-Oxide-SemiconductorField-EffectTransistor,金氧半场效晶体管)是在传统平面VDMOS(垂直双扩散金属-氧化物半导体场效应晶体管)理论基础上提出的一种改进结。超结器件用于承受耐压的外延层，其采用交替排列的N型+P型结构替代普通的单一类型外延层(纯N型或者纯P型)，利用电荷平衡的理论，在实现高耐压的同时，极大的降低了产品的导通电阻。更小的导通电阻意味着同电流密度下，其芯片面积更小，与芯片面积相关的栅极电荷相应的降低，因此电容的充放电过程更快。芯片面积的减小不仅意味着可以实现更小的封装，也意味着器件开关功耗的降低，十分有助于以功率MOSFET为核心器件的电源类产品的小型化和节能化。交替排列的NP型外延层是超结型器件的主要耐压承受层，其成型工艺是超结型器件的核心工艺。在现有技术中，超结结构的制备工艺主要分为两种：(1)多次外延注入工艺，以N型外延层为本文档来自技高网...

【技术保护点】
1.一种多层超结半导体器件的制备方法，其特征在于，包括：/n步骤S1，在具有第一导电类型杂质的半导体衬底上执行一外延工艺以形成一外延层；/n步骤S2，于所述外延层上淀积一保护层，并对所述外延层执行刻蚀工艺，以在所述外延层上形成多个凹槽；/n步骤S3，对多个所述凹槽执行所述外延工艺，以形成具有第二导电类型杂质的填充区；/n步骤S4，去除所述保护层，执行一抛光工艺以使所述填充区和所述外延层的上表面齐平，所述填充区和所述外延层交替排列形成一层超结结构；/n重复所述步骤S1～S4复数次，以形成具有复数层所述超结结构的复合结构。/n

【技术特征摘要】
1.一种多层超结半导体器件的制备方法，其特征在于，包括：
步骤S1，在具有第一导电类型杂质的半导体衬底上执行一外延工艺以形成一外延层；
步骤S2，于所述外延层上淀积一保护层，并对所述外延层执行刻蚀工艺，以在所述外延层上形成多个凹槽；
步骤S3，对多个所述凹槽执行所述外延工艺，以形成具有第二导电类型杂质的填充区；
步骤S4，去除所述保护层，执行一抛光工艺以使所述填充区和所述外延层的上表面齐平，所述填充区和所述外延层交替排列形成一层超结结构；
重复所述步骤S1～S4复数次，以形成具有复数层所述超结结构的复合结构。


2.根据权利要求1所述的制备方法，其特征在于，还包括：
步骤S5，于所述复合结构上依次形成基体区、栅极氧化层、多晶硅栅极、源区、层间介质层以及金属源极层，并对半导体结构执行研磨工艺达到一预设厚度后，于所述半导体衬底的背面淀积一层金属，以形成一金属漏极层。


3.根据权利要求1所述的制备方法，其特征在于，所述复合结构包括三层所述超结结构：一第一层超结结构、一第二层超结结构以及一第三层超结结构。


4.根据权利要求3所述的制备方法，其特征在于，所述第一层超结结构的所述外延层的杂质浓度小于所述第二层超结结构的所述外延...

【专利技术属性】
技术研发人员：任杰，马治军，苏海伟，
申请(专利权)人：上海维安半导体有限公司，
类型：发明
国别省市：上海;31