【技术实现步骤摘要】
芯片内部顶层到外部顶层连线的检测系统及应用
本专利技术涉及芯片开发
，尤其涉及一种芯片验证中内部顶层到外部顶层连线的检测系统及应用。
技术介绍
在芯片进行研发和制造的过程中，需要进行芯片验证。目前的芯片验证过程可以概括如下：激励产生器负责产生各种激励，在某一时刻预先产生好一个报文和处理该报文所需的控制信号，存在一处队列中；根据待测试设计dut(DeviceUnderTest，也称待测实体或待测设备)的输入接口时序特征，这些报文数据和控制信号，被分成不同的碎片，以时间先后顺序发出，送给符合待测试设计要求的激励波形；验证模型作为待测试设计的软件实现，必须和待测试设计的功能行为一致，所以验证模型也需要模拟待测试设计的接口设计，根据激励产生的时序要求，去接收对应的数据和控制信号，以报文处理模块为例，当一个报文所需的所有内容都接收好后，再一并对报文进行处理。对于芯片RTL(RegisterTransferLevel，寄存器转换级电路)代码的顶层(top层)，只有需要进行IO(In/Out，输入/输出)交互的内部信号，才需...
【技术保护点】
1.一种芯片内部顶层到外部顶层连线的检测系统，其特征在于：所述系统包括激励装置、监控装置、对比装置和比对参考装置；/n所述激励装置，连接芯片顶层chip_top层，用于对chip_top层上的所有接口施加激励，将高电平信号施加给chip_top层的所有接口，以及将相同的高电平信号发送给对比装置；/n所述监控装置，连接待测实体顶层dut_top层，用于监测dut_top层的仿真结果，判断哪些仿真波形信号表现为高阻状态，并将判断结果反馈给对比装置；/n所述对比装置，连接前述激励装置和前述监控装置，用于接收激励装置发送的高电平信号和监控装置的判断结果，并对接收的高电平信号和判断结...
【技术特征摘要】
1.一种芯片内部顶层到外部顶层连线的检测系统，其特征在于：所述系统包括激励装置、监控装置、对比装置和比对参考装置；
所述激励装置，连接芯片顶层chip_top层，用于对chip_top层上的所有接口施加激励，将高电平信号施加给chip_top层的所有接口，以及将相同的高电平信号发送给对比装置；
所述监控装置，连接待测实体顶层dut_top层，用于监测dut_top层的仿真结果，判断哪些仿真波形信号表现为高阻状态，并将判断结果反馈给对比装置；
所述对比装置，连接前述激励装置和前述监控装置，用于接收激励装置发送的高电平信号和监控装置的判断结果，并对接收的高电平信号和判断结果进行比对以判断芯片内部dut_top层到chip_top层的连线是否正确；
所述比对参考装置，连接待测实体顶层dut_top层和对比装置，用于记录dut_top层的接口信号；以及，在同一测试案例中，当dut_top层进行版本迭代时，基于前述记录的接口信号生成比对参考数据并发送给对比装置，以便对比装置确定需要进行比对的接口信号。
2.根据权利要求1所述的检测系统，其特征在于：所述对比装置被配置为，
获取dut_top层中仿真波形信号表现为高阻状态的接口信号，将获取的接口信号与激励装置发送的高电平信号进行比对，判断是否存在对应的chip_top层接口信号，不存在对应的chip_top层接口信号时，判定该chip_top层接口无信号；
以及生成报告文件，在所述报告文件中，将表现为高阻状态的dut_top层接口和对应的无信号的chip_top层接口一起输出。
3.根据权利要求2所述的检测系统，其特征在于：在报告文件中以列表的形式输出dut_top层接口和chip_top层接口，表现为高阻状态的dut_top层接口和对应的无信号的chip_top层接口在同一行输出；不同的行对应于不同的无信号的chip_top层接口。
4.根据权利要求3所述的检测系统，其特征在于：所述报告文件设置为3列，第1列显示错误项的排序编号，第2列显示chip_top层接口及相关信息，第3列表示dut_top层接口及相关信息。
5.根据权利要求1所述的检测系统，其特征在于：对于同一测试案例，在dut_top层进行版本迭代时，所述比对参考装置能够获取更新后的dut_top层接口信号，并与历史记录的dut_top层接口信号进行比对后获取新出现的dut_top层接口信号作为比对参考数据发送至对比装置；
所述对比装置在进行比对时，对于不在前述比对参考数据中的接口信号不再进行比对。
6.根据权利要求1所述的检测系统，其特征在于：所述激励装置包括激励产生单元和激励发送...
【专利技术属性】
技术研发人员：袁力，胡扬央，查翔，韦虎，张地，张未，
申请(专利权)人：眸芯科技上海有限公司，
类型：发明
国别省市：上海;31
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