半导体结构及其形成方法技术

一种半导体结构及其形成方法，所述形成方法包括：提供基底，所述基底包括电容区；在所述基底上形成介电层；刻蚀所述电容区部分厚度的所述介电层，在所述介电层内形成多个第一凹槽；在所述第一凹槽的底部和侧壁、以及所述电容区的介电层上形成第一电极层；形成保形覆盖所述第一电极层的电容介质层；形成保形覆盖所述电容介质层的第二电极层。本发明专利技术实施例有利于增加第二电极层和第一电极层之间的有效面积，从而在单位面积的基底上，MIM电容的电容值更大。

【技术实现步骤摘要】
半导体结构及其形成方法
本专利技术实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
技术介绍
电容元件常在集成电路(例如射频电路、混合信号电路等)中作为电子无源器件。常见的电容元件包括金属氧化物半导体(MOS)电容、PN结电容、多晶硅-绝缘体-多晶硅(PIP)电容以及金属-绝缘体-金属(MIM)电容等。其中，MIM电容一般在后段制程(back-endofline，BEOL)中形成于金属互连结构上，使得MIM电容与硅衬底之间的距离增加，从而减小了MIM电容与衬底之间的寄生电容，且MIM电容的性能受到频率和温度的影响较小，此外，MIM电容在金属互连制程中形成，MIM形成工艺与现有集成电路工艺相兼容。为此，MIM电容逐渐成为无源器件的主流电容类型。
技术实现思路
本专利技术实施例解决的问题是提供一种半导体结构及其形成方法，增大单位面积的基底上，MIM电容的电容值。为解决上述问题，本专利技术实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括电容区；在所述基底上形成介电层；刻蚀所述电容区部分厚度的所述介电层，在所述介电层内形成多个第一凹槽；在所述第一凹槽的底部和侧壁、以及所述电容区的介电层上形成第一电极层；形成保形覆盖所述第一电极层的电容介质层；形成保形覆盖所述电容介质层的第二电极层。相应的，本专利技术实施例还提供一种半导体结构，包括：基底，所述基底包括电容区；介电层，位于所述基底上；多个第一凹槽，位于所述电容区的介电层内；第一电极层，位于所述第一凹槽底部和侧壁、以及所述电容区的介电层上；电容介质层，保形覆盖于所述第一电极层上；第二电极层，保形覆盖于所述电容介质层上。与现有技术相比，本专利技术实施例的技术方案具有以下优点：本专利技术实施例刻蚀所述电容区部分厚度的所述介电层，在所述介电层内形成多个第一凹槽，与未形成所述第一凹槽的方案相比，后续第一电极层还形成于所述第一凹槽的侧壁上，相应地，形成保形覆盖所述第一电极层的电容介质层、形成保形覆盖所述电容介质层的第二电极层后，所述第一凹槽的侧壁上也形成有堆叠的第一电极层、电容介质层和第二电极层，增加了第二电极层和第一电极层之间的有效面积，在单位面积的基底上，所述第一电极层、电容介质层、以及所述第二电极层所构成的MIM电容(Metal-Insulator-Metal，金属-绝缘体-金属)的电容值更大。附图说明图1至图6是本专利技术半导体结构的形成方法一实施例中各步骤对应的结构示意图。具体实施方式目前所形成的MIM电容通常为平面型结构，MIM电容的上下电极板之间的有效面积较小，在单位面积的基底上，MIM电容的电容较小，因此，亟需一种新的方法，能够提高单位面积的基底上的MIM电容的电容值。为了解决所述技术问题，本专利技术实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括电容区；在所述基底上形成介电层；刻蚀所述电容区部分厚度的所述介电层，在所述介电层内形成多个第一凹槽；在所述第一凹槽的底部和侧壁、以及所述电容区的介电层上形成第一电极层；形成保形覆盖所述第一电极层的电容介质层；形成保形覆盖所述电容介质层上的第二电极层。本专利技术实施例刻蚀所述电容区部分厚度的所述介电层，在所述介电层内形成多个第一凹槽，与未形成所述第一凹槽的方案相比，后续第一电极层还形成于所述第一凹槽的侧壁上，相应地，形成保形覆盖所述第一电极层的电容介质层、形成保形覆盖所述电容介质层的第二电极层后，所述第一凹槽的侧壁上也形成有堆叠的第一电极层、电容介质层和第二电极层，增加了第二电极层和第一电极层之间的有效面积，在单位面积的基底上，所述第一电极层、电容介质层、以及所述第二电极层所构成的MIM电容的电容值更大。为使本专利技术实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本专利技术的具体实施例做详细的说明。图1至图6是本专利技术半导体结构的形成方法一实施例中各步骤对应的结构示意图。参考图1，提供基底(图未示)，所述基底包括电容区I。所述基底用于为后续MIM电容的形成提供工艺平台，MIM电容相应形成于所述电容区I的基底上。本实施例中，所述基底包括衬底(图未示)，所述衬底为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还可以为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。本实施例中，MIM电容在后段制程中形成，因此，所述基底上形成有金属层间介质层(InterMetalDielectric，IMD)100，且根据工艺情况，沿所述基底表面法线方向上，所述金属层间介质层100内形成有一层或多层堆叠的金属层，例如：第一金属(即M1)层、第二金属(即M2)层等；当金属层为多层时，相邻两层金属层通过位于两者之间的通孔(Via)互连结构实现电连接。本实施例中，仅示意出了顶层金属层103，位于所述金属层间介质层100内，所述金属层间介质层100露出所述顶层金属层103顶部。本实施例中，所述金属层间介质层100的材料为低k介质材料(低k介质材料指相对介电常数大于或等于2.6且小于等于3.9的介质材料)、超低k介质材料(超低k介质材料指相对介电常数小于2.6的介质材料)、氧化硅、氮化硅或氮氧化硅等。本实施例中，所述金属层间介质层100的材料为超低k介质材料，从而降低互连结构之间的寄生电容，进而减小后段RC延迟。具体地，所述超低k介质材料可以为SiOCH。所述基底中还可以形成有其他结构，例如：MOS晶体管、电阻器、电感器等。本实施例中，所述基底还包括划片有效区II。所述划片有效区II内的部分区域用于作为后续将晶圆上的芯片分离时的切割部位。继续参考图1，在所述基底上形成介电层101。所述介电层101用于为后续形成MIM电容提供工艺平台。本实施例中，所述介电层101的材料为低k介质材料(低k介质材料指相对介电常数大于或等于2.6且小于等于3.9的介质材料)、超低k介质材料(超低k介质材料指相对介电常数小于2.6的介质材料)、氧化硅、氮化硅或氮氧化硅等。本实施例中，所述介电层101的材料为超低k介质材料，从而降低MIM电容中的第一电极层以及第二电极层与所述顶层金属层103之间的寄生电容，进而减小后段RC延迟。具体地，所述超低k介质材料可以为SiOCH。需要说明的是，本实施例中，在所述基底上形成介电层101之前，还包括：在所述基底上形成刻蚀停止层102。具体地，在所述金属层间介质层100上形成所述刻蚀停止层102，所述刻蚀停止层102还覆盖所述顶层金属层103。后续通常还包括在所述介电层101内形成通孔(via)互连结构的步骤，所述刻蚀停止层102用于在形成所述通孔互连结构的刻蚀工艺中，定义刻蚀停止的位置。本实施例中，所述刻蚀停止层102的材料为NDC(nitridedopedcarbon)。在其他实施例中，所述刻蚀停止层的材料还可以为其他与所述介电层材料具有较大刻蚀选本文档来自技高网...

【技术保护点】
1.一种半导体结构的形成方法，其特征在于，包括：/n提供基底，所述基底包括电容区；/n在所述基底上形成介电层；/n刻蚀所述电容区部分厚度的所述介电层，在所述介电层内形成多个第一凹槽；/n在所述第一凹槽的底部和侧壁、以及所述电容区的介电层上形成第一电极层；/n形成保形覆盖所述第一电极层的电容介质层；/n形成保形覆盖所述电容介质层的第二电极层。/n

【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括电容区；
在所述基底上形成介电层；
刻蚀所述电容区部分厚度的所述介电层，在所述介电层内形成多个第一凹槽；
在所述第一凹槽的底部和侧壁、以及所述电容区的介电层上形成第一电极层；
形成保形覆盖所述第一电极层的电容介质层；
形成保形覆盖所述电容介质层的第二电极层。


2.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一凹槽的步骤中，所述第一凹槽呈矩阵排布。


3.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一凹槽的步骤中，所述第一凹槽的深度和开口尺寸的比值大于1且小于5。


4.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一凹槽的步骤中，所述第一凹槽的深度为至


5.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一凹槽的步骤中，所述第一凹槽的开口尺寸为2μm至50μm。


6.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一电极层的步骤中，所述第一电极层的厚度为至


7.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述电容介质层的步骤中，所述电容介质层的厚度为至


8.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第二电极层的步骤中，所述第二电极层的厚度为至


9.如权利要求1所述的半导体结构的形成方法，其特征在于，采用干法刻蚀工艺刻蚀所述介电层，形成所述第一凹槽。


10.如权利要求1所述的半导体结构的形成方法，...

【专利技术属性】
技术研发人员：熊鹏，陆建刚，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海;31