一种半导体器件及其形成方法技术

本发明专利技术提供了一种半导体器件及其形成方法。该半导体器件的元胞区中设置有屏蔽栅场效应晶体管，并在非元胞区中设置有超势垒整流器，并且超势垒整流器中第二介质层的上部介质层和下部介质层之间可以基于鸟嘴结构平滑连接，避免了在第二介质层的上部介质层和下部介质层之间存在尖端结构，并可以有效改善第二介质层的上部介质层的底部厚度过薄而容易引发漏电流的问题。

【技术实现步骤摘要】
一种半导体器件及其形成方法
本专利技术涉及半导体
，特别涉及一种半导体器件及其形成方法。
技术介绍
屏蔽栅场效应晶体管（ShieldedGateTrench，SGT），由于其具有较低的栅漏电容Cgd、很低的导通电阻、以及较高的耐压性能，进而更有利于半导体集成电路的灵活应用。具体而言，在屏蔽栅场效应晶体管中，通过在栅电极的下方设置屏蔽电极，从而可以大幅降低了栅漏电容，并且屏蔽栅场效应晶体管的漂流区中还具有较高的杂质载流子浓度，能够为器件的击穿电压提供额外的益处，相应的可以降低导通电阻。进一步的，针对具有屏蔽栅场效应晶体管的半导体器件而言，在关断晶体管时为了实现其快速关断、提高其反向恢复速度，通常会在半导体器件中还额外设置整流器，例如超势垒整流器（SBR，SupperBarrierRectifier），以在晶体管的关断过程中，提高器件的关断速度。具体参考图1所示的结构示意图，所述半导体器件中不仅设计有用于构成屏蔽栅场效应晶体管的元胞区10A，通常还设计有用于构成超势垒整流器（SBR）的整流区10C。目前，在制备屏蔽栅场效应晶体管和超势垒整流器（SBR）时，其制备工艺通常包括如下步骤。第一步骤，利用掩模层直接对衬底10进行刻蚀，以在元胞区10A和整流区10C中均形成满足深度要求的沟槽11A/11C。第二步骤，在各个沟槽11A/11C的底壁和侧壁上同时形成初始介质层21A/21C。第三步骤，沉积电极材料层，并执行回刻蚀工艺以降低电极材料层在各个沟槽中的高度，以在各个沟槽的底部形成屏蔽电极31A/31C。此时，即相应的暴露出所述初始介质层21A/21C中高于屏蔽电极的部分。第四步骤，去除所述初始介质层21A/21C中高于屏蔽电极的部分，并暴露出所述沟槽11A/11C高于屏蔽电极的上部侧壁。应当认识到，在第三步骤中回刻蚀电极材料层时，会对暴露出的初始介质层产生刻蚀损伤，因此通过该步骤即可去除受到刻蚀损伤的初始介质层。第五步骤，利用第一掩模执行光刻工艺，以遮挡整流区10C，并暴露出元胞区10A，以及执行第一氧化工艺以在元胞区10A中的沟槽11A的上部侧壁上形成第一厚度的上部介质层22A。第六步骤，利用第二掩模执行光刻工艺，以遮挡元胞区10A，并暴露出整流区10C，以及执行第二氧化工艺以在整流区10C中的沟槽11C的上部侧壁上形成第二厚度的上部介质层22C，所述第二厚度小于所述第一厚度。第七步骤，在所述元胞区10A和所述整流区10C的沟槽11A/11C中填充栅电极32A/32C。需要说明的是，针对整流区10C而言，通过形成厚度较薄的上部介质层22C，以使最终所构成的超势垒整流器（SBR）具有较低的开启电压，从而能够在器件关断时导通。然而，正是由于整流区10C中的上部介质层22C所需求的厚度较薄，因此在执行氧化工艺以制备时，常常会在拐角位置20C出现氧化不完全（例如，拐角位置20C的侧壁难以和氧充分接触），从而导致拐角位置20C的氧化层厚度过小，进而会引发器件的漏电流问题。此外，由于元胞区10A中影响屏蔽栅场效应晶体管的器件性能的上部介质层22A，和整流区10C中影响超势垒整流器的开启性能的上部介质层22C，两者通常需要设置不同的厚度以满足各自器件的需求，为此，则在不同步骤中分别制备该两个上部介质层时，则一般要采用两道光罩并执行两道光刻工艺，其制备工艺繁杂、成本较高，并且当在光刻工艺形成光刻胶以遮挡其中一个沟槽时，还容易引发光刻胶残留于沟槽中的问题。
技术实现思路
本专利技术的目的在于提供一种半导体器件，以改善器件的漏电流问题,并有利于简化器件的制备工艺。为此，本专利技术提供一种半导体器件，包括：衬底，所述衬底上定义有元胞区和非元胞区，所述非元胞区包括源极连接区；在所述元胞区中形成有屏蔽栅场效应晶体管，所述屏蔽栅场效应晶体管包括：形成在所述衬底中的第一沟槽；覆盖所述第一沟槽的底壁和侧壁的第一介质层；以及，依次堆叠在所述第一沟槽中的屏蔽电极、隔离层和第一栅电极；在所述非元胞区中形成有超势垒整流器，所述超势垒整流器包括：形成在所述衬底中的第二沟槽；覆盖所述第二沟槽的底壁和侧壁的第二介质层，所述第二介质层包括上下连接的第二下部介质层和第二上部介质层，所述第二上部介质层的厚度小于所述第二下部介质层的厚度，并且所述第二下部介质层靠近所述第二上部介质层的连接端为厚度逐渐减小的鸟嘴结构，所述第二上部介质层平滑连接所述第二下部介质层的所述鸟嘴结构，所述第二上部介质层的厚度还小于所述第一介质层中高度对应于所述第一栅电极的部分的厚度；以及，填充所述第二沟槽的第二栅电极，所述第二栅电极由所述第二沟槽的底部向上填充至高于所述屏蔽电极的位置，并且所述第二栅电极和所述屏蔽电极均由所述源极连接区电性引出；以及，源极区和阱区，形成在所述第一沟槽侧边的衬底中并和所述栅电极具有横向重叠区域，以及所述源极区和所述阱区还形成在所述第二沟槽侧边的衬底中并和所述第二栅电极具有横向重叠区域。可选的，所述非元胞区包括整流区和源极连接区；其中，所述超势垒整流器形成在所述整流区中；以及，在所述源极连接区中形成有源极连接结构，所述源极连接结构包括：形成在所述衬底中形成的第三沟槽；覆盖所述第三沟槽的底壁和侧壁的第三介质层；以及，填充所述第三沟槽的连接电极，所述连接电极和所述屏蔽电极相互连接，以用于电性引出所述屏蔽电极。可选的，所述半导体器件具有多个元胞区和至少一个整流区，所述多个元胞区中的多个第一沟槽均沿着预定方向延伸，所述至少一个整流区中的至少一个第二沟槽排布在所述多个第一沟槽之间，以及所述多个第一沟槽的端部均延伸至所述第三沟槽以和所述第三沟槽连通。可选的，所述非元胞区包括源极连接区，在所述源极连接区中形成有源极连接结构，所述源极连接结构包括：形成在所述衬底中的第三沟槽，其中至少部分第三沟槽构成所述超势垒整流器的第二沟槽，所述第三沟槽中用于构成第二沟槽的区域定义为功能集成区；覆盖所述第三沟槽的底壁和侧壁的第三介质层，并且所述第三介质层中位于所述功能集成区中的部分还用于构成所述超势垒整流器的第二介质层；以及，填充所述第三沟槽的连接电极，所述连接电极和所述屏蔽电极电性连接，并且所述连接电极中位于所述功能集成区中的部分还用于构成所述超势垒整流器的第二栅电极。可选的，所述半导体器件具有多个元胞区，所述多个元胞区中的多个第一沟槽均沿着预定方向延伸，并使所述第一沟槽的端部延伸至所述第二沟槽，以和所述第二沟槽连通。可选的，所述第二上部介质层的厚度介于40Å~100Å。可选的，所述第一介质层包括上下连接的第一下部介质层和第一上部介质层，所述第一下部介质层覆盖所述第一沟槽的底壁和所述第一沟槽对应于所述屏蔽电极的侧壁，所述第一上部介质层至少覆盖所述第一沟槽对应于所述第一栅电极的侧壁。可选的，所述第一下部介质层靠近所述第一上部介质层的连接端为厚度逐渐减小的鸟嘴结构，并且所述第一下部介质层的鸟嘴结构的高度位置和所述第二下部介本文档来自技高网...

【技术保护点】
1.一种半导体器件，其特征在于，包括：/n衬底，所述衬底上定义有元胞区和非元胞区，所述非元胞区包括源极连接区；/n在所述元胞区中形成有屏蔽栅场效应晶体管，所述屏蔽栅场效应晶体管包括：形成在所述衬底中的第一沟槽；覆盖所述第一沟槽的底壁和侧壁的第一介质层；以及，依次堆叠在所述第一沟槽中的屏蔽电极、隔离层和第一栅电极；/n在所述非元胞区中形成有超势垒整流器，所述超势垒整流器包括：形成在所述衬底中的第二沟槽；覆盖所述第二沟槽的底壁和侧壁的第二介质层，所述第二介质层包括上下连接的第二下部介质层和第二上部介质层，所述第二上部介质层的厚度小于所述第二下部介质层的厚度，并且所述第二下部介质层靠近所述第二上部介质层的连接端为厚度逐渐减小的鸟嘴结构，所述第二上部介质层平滑连接所述第二下部介质层的所述鸟嘴结构，所述第二上部介质层的厚度还小于所述第一介质层中高度对应于所述第一栅电极的部分的厚度；以及，填充所述第二沟槽的第二栅电极，所述第二栅电极由所述第二沟槽的底部向上填充至高于所述屏蔽电极的位置，并且所述第二栅电极和所述屏蔽电极均由所述源极连接区电性引出；以及，/n源极区和阱区，形成在所述第一沟槽侧边的衬底中并和所述第一栅电极具有横向重叠区域，以及所述源极区和所述阱区还形成在所述第二沟槽侧边的衬底中并和所述第二栅电极具有横向重叠区域。/n...

【技术特征摘要】
1.一种半导体器件，其特征在于，包括：
衬底，所述衬底上定义有元胞区和非元胞区，所述非元胞区包括源极连接区；
在所述元胞区中形成有屏蔽栅场效应晶体管，所述屏蔽栅场效应晶体管包括：形成在所述衬底中的第一沟槽；覆盖所述第一沟槽的底壁和侧壁的第一介质层；以及，依次堆叠在所述第一沟槽中的屏蔽电极、隔离层和第一栅电极；
在所述非元胞区中形成有超势垒整流器，所述超势垒整流器包括：形成在所述衬底中的第二沟槽；覆盖所述第二沟槽的底壁和侧壁的第二介质层，所述第二介质层包括上下连接的第二下部介质层和第二上部介质层，所述第二上部介质层的厚度小于所述第二下部介质层的厚度，并且所述第二下部介质层靠近所述第二上部介质层的连接端为厚度逐渐减小的鸟嘴结构，所述第二上部介质层平滑连接所述第二下部介质层的所述鸟嘴结构，所述第二上部介质层的厚度还小于所述第一介质层中高度对应于所述第一栅电极的部分的厚度；以及，填充所述第二沟槽的第二栅电极，所述第二栅电极由所述第二沟槽的底部向上填充至高于所述屏蔽电极的位置，并且所述第二栅电极和所述屏蔽电极均由所述源极连接区电性引出；以及，
源极区和阱区，形成在所述第一沟槽侧边的衬底中并和所述第一栅电极具有横向重叠区域，以及所述源极区和所述阱区还形成在所述第二沟槽侧边的衬底中并和所述第二栅电极具有横向重叠区域。


2.如权利要求1所述的半导体器件，其特征在于，所述非元胞区还包括整流区；
其中，所述超势垒整流器形成在所述整流区中；
以及，在所述源极连接区中形成有源极连接结构，所述源极连接结构包括：形成在所述衬底中的第三沟槽；覆盖所述第三沟槽的底壁和侧壁的第三介质层；以及，填充所述第三沟槽的连接电极，所述连接电极和所述屏蔽电极相互连接，以用于电性引出所述屏蔽电极。


3.如权利要求2所述的半导体器件，其特征在于，所述半导体器件具有多个元胞区和至少一个整流区，所述多个元胞区中的多个第一沟槽均沿着预定方向延伸，所述至少一个整流区中的至少一个第二沟槽排布在所述多个第一沟槽之间，以及所述多个第一沟槽的端部均延伸至所述第三沟槽以和所述第三沟槽连通。


4.如权利要求1所述的半导体器件，其特征在于，在所述源极连接区中形成有源极连接结构，所述源极连接结构包括：
形成在所述衬底中的第三沟槽，其中至少部分第三沟槽构成所述超势垒整流器的第二沟槽，所述第三沟槽中用于构成第二沟槽的区域定义为功能集成区；
覆盖所述第三沟槽的底壁和侧壁的第三介质层，并且所述第三介质层中位于所述功能集成区中的部分还用于构成所述超势垒整流器的第二介质层；以及，
填充所述第三沟槽的连接电极，所述连接电极和所述屏蔽电极电性连接，并且所述连接电极中位于所述功能集成区中的部分还用于构成所述超势垒整流器的第二栅电极。


5.如权利要求4所述的半导体器件，其特征在于，所述半导体器件具有多个元胞区，所述多个元胞区中的多个第一沟槽均沿着预定方向延伸，并使所述第一沟槽的端部延伸至所述第二沟槽，以和所述第二沟槽连通。


6.如权利要求1所述的半导体器件，其特征在于，所述第二上部介质层的厚度介于40Å~100Å。


7.如权利要求1所述的半导体器件，其特征在于，所述第一介质层包括上下连接的第一下部介质层和第一上部介质层，所述第一下部介质层覆盖所述第一沟槽的底壁和所述第一沟槽对应于所述屏蔽电极的侧壁，所述第一上部介质层至少覆盖所述第一沟槽对应于所述第一栅电极的侧壁。


8.如权利要求7所述的半导体器件，其特征在于，所述第一下部介质层靠近所述第一上部介质层的连接端为厚度逐渐减小的鸟嘴结构，并且所述第一下部介质层的鸟嘴结构的高度位置和所述第二下部介质层的鸟嘴结构的高度位置相...

【专利技术属性】
技术研发人员：宋金星，丛茂杰，袁家贵，
申请(专利权)人：中芯集成电路制造绍兴有限公司，
类型：发明
国别省市：浙江;33