三维器件及其形成方法技术

披露了一种半导体器件，该半导体器件包括多个第一源极/漏极和在第一源极/漏极上方形成的多个第一源极/漏极(S/D)触点。该器件还包括多个第一电介质盖。该多个第一电介质盖中的每一个均定位在相应的第一S/D触点上方以覆盖该相应的第一S/D触点的顶部部分和多个侧部部分的至少一部分。该器件还包括多个第二源极/漏极和多个第二S/D触点，该多个第二源极/漏极和多个第二S/D触点在该多个第一S/D触点上方交错布置以形成阶梯构型。多个第二电介质盖在该多个第二S/D触点上方形成。该多个第二电介质盖中的每一个均定位在相应的第二S/D触点上方以覆盖该相应的第二S/D触点的顶部部分和多个侧部部分的至少一部分。

【技术实现步骤摘要】
【国外来华专利技术】三维器件及其形成方法相关申请的交叉引用本申请要求于2018年3月19日提交的美国临时专利申请号62/645,102的优先权，该美国专利申请的全部内容通过引用结合在此。
本专利技术涉及半导体微细加工，包括用于图案化、沉积和去除给定衬底或晶圆上的材料的系统和工艺。
技术介绍
本披露涉及一种制造半导体器件(诸如，集成电路、晶体管以及用于集成电路晶体管部件)的方法。在制造半导体器件时(尤其是在微观尺度上)，要重复执行各种加工过程，诸如成膜沉积、蚀刻掩模创建、图案化、材料蚀刻和去除、以及掺杂处理，以在衬底上形成期望的半导体器件元件。从历史上看，已经利用微细加工在一个平面上创建晶体管，并在上方形成接线/金属化层，并且因此，这被表征为二维(2D)电路或2D加工。虽然缩放工作已经极大地增加了2D电路中每单位面积的晶体管数量，但是随着缩放进入个位数纳米半导体器件加工节点，缩放工作也将面临更大的挑战。半导体器件加工商已经表达出对晶体管堆叠在彼此的顶部之上的三维(3D)半导体器件的期望。本披露中披露的技术通过提供用于在三维逻辑器件中创建多层(本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：/n多个第一源极/漏极(S/D)触点和多个第一源极/漏极，该多个第一S/D触点中的每一个均在相应的第一源极/漏极上方形成，并且具有条形形状的一个顶部部分、一个底部部分和多个侧部部分，使得该底部部分覆盖该相应的第一源极/漏极；/n在该多个第一S/D触点上方形成的多个第一电介质盖，该多个第一电介质盖中的每一个均定位在相应的第一S/D触点上方以覆盖该相应的第一S/D触点的顶部部分和这些侧部部分的至少一部分；/n定位在该多个第一S/D触点上方的多个第二S/D触点和多个第二源极/漏极，该多个第二S/D触点中的每一个均在相应的第二S/D上方形成，并且具有条形形状的一个顶部部分、一...

【技术特征摘要】
【国外来华专利技术】20180319 US 62/645,1021.一种半导体器件，包括：
多个第一源极/漏极(S/D)触点和多个第一源极/漏极，该多个第一S/D触点中的每一个均在相应的第一源极/漏极上方形成，并且具有条形形状的一个顶部部分、一个底部部分和多个侧部部分，使得该底部部分覆盖该相应的第一源极/漏极；
在该多个第一S/D触点上方形成的多个第一电介质盖，该多个第一电介质盖中的每一个均定位在相应的第一S/D触点上方以覆盖该相应的第一S/D触点的顶部部分和这些侧部部分的至少一部分；
定位在该多个第一S/D触点上方的多个第二S/D触点和多个第二源极/漏极，该多个第二S/D触点中的每一个均在相应的第二S/D上方形成，并且具有条形形状的一个顶部部分、一个底部部分和多个侧部部分，使得该底部部分覆盖该相应的第二源极/漏极，该多个第二S/D触点在该多个第一S/D触点上方交错布置以形成阶梯构型；以及
在该多个第二S/D触点上方形成的多个第二电介质盖，该多个第二电介质盖中的每一个均定位在相应的第二S/D触点上方以覆盖该相应的第二S/D触点的顶部部分和这些侧部部分的至少一部分。


2.如权利要求1所述的半导体器件，其中，该第一电介质盖完全覆盖该第一S/D触点的这些侧部部分。


3.如权利要求1所述的半导体器件，其中，该第二电介质盖完全覆盖该第二S/D触点的这些侧部部分。


4.如权利要求1所述的半导体器件，其中，该第一电介质盖包括定位在该第一S/D触点的顶部部分上的底部层、以及在该底部层上方形成以覆盖该第一S/D触点的顶部部分和这些侧部部分的顶部层。


5.如权利要求1所述的半导体器件，其中，该第二电介质盖包括定位在该第二S/D触点的顶部部分上的底部层、以及在该底部层上方形成以覆盖该第二S/D触点的顶部部分和这些侧部部分的顶部层。


6.如权利要求1所述的半导体器件，进一步包括：
多个电源轨，该多个电源轨埋入衬底中并布置在该多个第一S/D触点下方以形成阶梯构型，其中：
该多个第一S/D触点中的至少一个通过第一过孔到轨结构连接到该多个电源轨中的第一电源轨，并且
该多个第二S/D触点中的至少一个通过第二过孔到轨结构连接到该多个电源轨中的第二电源轨。


7.如权利要求6所述的半导体器件，进一步包括：
在该多个电源轨上方形成的多个第三电介质盖，该多个第三电介质盖中的每一个均在相应的电源轨上方形成，该第一过孔到轨结构穿过该第三电介质盖，该第二过孔到轨结构穿过该第三电介质盖。


8.如权利要求6所述的半导体器件，进一步包括：
多个过孔到漏极结构，该多个第一S/D触点和该多个第二S/D触点呈阶梯状，使得该多个过孔到漏极结构中的至少一个穿过第一电介质盖以连接到该多个第一S/D触点之一，并且该多个过孔到漏极结构中的至少另一个穿过第二电介质盖以连接到该多个第二S/D触点之一；以及
多个金属线路，该多个金属线路与该多个过孔到漏极结构电耦合。


9.如权利要求8所述的半导体器件，其中，该多个第一电介质盖中的每一个被配置为将相应的第一S/D触点与邻近的第一S/D触点、邻近的过孔到漏极结构、邻近的第一过孔到轨结构、以及邻近的第二过孔到轨结构中的至少一个分隔开。


10.如权利要求8所述的半导体器件，其中，该多个第二电介质盖中的每一个被配置为将相应的第二S/D触点与邻近的第二S/D触点、邻近的过孔到漏极结构、以及邻近的第二过孔到轨结构中的至少一个分隔开。


11.如权利要求1所述的半导体器件，进一步包括：
第一沟道区域，该第一沟道区域沿着该电源轨的长度方向形成，
第二沟道区域，该第二沟道区域沿着该电源轨的长度方向形成，以及
多个栅极结构，其中：
该多个栅极结构围绕该第一沟道区域和该第二沟道区域，
该多个第一源极/漏极围绕该第一沟道结构，
该多个第二源极/漏极围绕该第二沟道结构，
该多个栅极结构和该多个第一源极/漏极通过多个低K间隔物彼此间隔开并且交替设置，并且
该多个栅极结构和该多个第二源极/漏极通过该多个低K间隔物彼此间隔开并且交替设置。


12.一种用于制造半导体器件的方法，该方法包括：
形成半导体结构，该半导体结构包括第一沟道结构、第二沟道结构和埋入衬底中的多个电源轨，该多个电源轨定位在该第一沟道结构下方以形成阶梯构型，该第二沟道结构在该第一沟道结构上方形成，该第一沟道结构和该第二沟道结构沿着该多个电源轨的长度方向延伸；
形成多个第一源极/漏极，该多个第一源极/漏极围绕该第一沟道结构，并且被嵌入第一电介质层中；
形成多个第一源极/漏极(S/D)触点，该多个第一S/D触点中的每一个均在相应的第一源极/漏极上方形成，并且具有条形形状的一个顶部部分、一个底部部分和多个侧部部分，使得该底部部分覆盖该相应的第一源极/漏极；
在该多个第一S/D触点上方形成多个第一电介质盖，该多个第一电介质盖中的每一个均定位在相应的第一S/D触点上方以覆盖该相应的第一S/D触点的顶部部分和这些侧部部分的至少一部分；
形成多个第二源极/漏极，该多个第二源极/漏极定位在该多个第一源极/漏极上方并围绕该第二沟道结构，并且被嵌入第二电介质层中；
形成多个第二源极/漏极(S/D)触点，该多个第二S/D触点中的每一个均在相应的第二源极/漏极上方形成，并且具有条形形状的一个顶部部分、一个底部部分和多个侧部部分，使得该底部部分覆盖该相应的第二源极/漏极，该多个第二S/D触点在该多个第一S/D触点上方交错布置以形成阶梯构型；以及
在该多个第二S/D触点上方形成多个第二电介质盖，该多个第二电介质盖中的每一个均定位在相应的第二S/D触点上方以覆盖该相应的第二S/D触点的顶部部分和这些侧部部分的至少一部分。

【专利技术属性】
技术研发人员：杰弗里·史密斯，安东·J·德维莱尔，塔皮利·N·坎达巴拉，约迪·格热希科维亚克，尤凯鸿，
申请(专利权)人：东京毅力科创株式会社，
类型：发明
国别省市：日本;JP