嵌入式锗硅外延层的制造方法技术

本发明专利技术公开了一种嵌入式锗硅外延层的制造方法，包括步骤：提供具有栅极结构的半导体衬底。形成第一二氧化硅层和第二氮化硅层。自对准形成PMOS的凹槽，包括：进行以第一二氧化硅层为停止层的第一次氮化硅刻蚀；进行二氧化硅刻蚀；自对准刻蚀形成凹槽；使凹槽的形状为Σ型。形成嵌入式锗硅外延层。进行介质剥离，包括：进行磷酸湿法刻蚀；形成第三二氧化硅层和第四氮化硅层；进行氮化硅等离子刻蚀；进行氢氟酸湿法刻蚀；进行磷酸湿法刻蚀；去除剩余的第三二氧化硅层和第一二氧化硅层。本发明专利技术能防止在栅极结构顶角出现锗硅残余物，还能防止栅极结构的关键尺寸损失以及防止栅极结构之间的半导体衬底材料损失，能提高栅介质层的可靠性。

【技术实现步骤摘要】
嵌入式锗硅外延层的制造方法
本专利技术涉及一种半导体集成电路制造方法，特别是涉及一种嵌入式锗硅外延层的制造方法。
技术介绍
现有28nm技术节点嵌入式锗硅外延层生长工艺中所采用的侧墙中在定义锗硅生长区并形成沟槽后，PMOS的栅极结构的顶角剩余的硬掩膜层(HM)的氮化硅(SiN)厚度小于降低锗硅对HMSiN的选择比，极易在PMOS的栅极结构的顶角生长出锗硅残余物。其次，在锗硅生长结束之后，为剥离NMOS的栅极结构的顶端和侧墙的SiN，磷酸作用时间高达6分钟，最终在去除SiN的同时，造成有源区的硅损失高达再者，为完全剥离掉SiN，磷酸在过刻蚀阶段(overetch,OE)已经将多晶硅栅及栅介质层如栅氧化层暴露，这样会导致栅极结构的关键尺寸损失和栅氧可靠性(GOI)降低。现结合附图对现有技术如下说明，如图1A至图1F所示，是现有嵌入式锗硅外延层的制造方法各步骤中的器件结构示意图；现有嵌入式锗硅外延层的制造方法包括如下步骤：步骤一、如图1A所示，提供用于集成PMOS和NMOS的半导体衬底101。通常，在所述半导体衬底101上还形成有阱区，阱区包括P阱103和N阱104，所述NMOS形成于P阱103上，所述PMOS形成于N阱104上。在所述半导体衬底101上形成有多个由栅介质层和多晶硅栅105叠加而成的栅极结构，在所述栅极结构的顶部形成有第一硬掩膜层106，所述第一硬掩膜层106为氮化硅；在所述栅极结构的侧面形成有第一侧墙107，所述第一侧墙107的材料包括氮化硅。现有中，所述半导体衬底101为硅衬底。在所述半导体衬底101上形成有场氧化层102，由所述场氧化层102隔离出多个有源区，各所述PMOS和各所述NMOS都形成于对应的有源区中。所述栅介质层为栅氧化层或高介电常数层。步骤二、如图1B所示，形成由氮化硅层组成的第二硬掩膜层108。步骤三、如图1C所示，进行光刻工艺形成光刻胶109图形，所述光刻胶10图形将所述PMOS的形成区域打开以及将所述NMOS的形成区域覆盖。进行所述第二硬掩膜层108的刻蚀将所述栅极结构之间的所述半导体衬底1的表面露出。可以看出，在进行所述第二硬掩膜层108的刻蚀过程中，由于所述第一硬掩膜层106和所述第一侧墙107都是氮化硅，故所述第一硬掩膜层106和所述第一侧墙107也会产生损耗并使所述栅极结构的顶角处的氮化硅叠加厚度减少，即虚线圈111处的厚度d101会减少。之后，对所述栅极结构侧面对应的所述第二硬掩膜层108之间的所述半导体衬底101进行等离子刻蚀自对准形成所述凹槽110a，图1C中，所述凹槽110a单独采用标记110a表示。通常，所述凹槽110a的形状为U型或碗型，刻蚀工艺会同时消耗所述PMOS区域的所述第一硬掩膜层106、所述第二硬掩膜层108和所述第一侧墙107的部分厚度。之后，如图1D所示，先去除所述光刻胶109。在现有28nm技术节点的工艺中，所述凹槽110a形成后，d101通常会减少到以下，这使得在所述栅极结构的顶角处的锗硅外延的选择性不是很好，容易形成锗硅残余物。图2A是图1D对应的照片，可以看出，所述多晶硅栅105的两个顶角处的d101分别为和图2A中的A表示之后再对所述半导体衬底101进行湿法刻蚀使所述凹槽110的形状为Σ型；通常，湿法刻蚀所采用的化学药液包括四甲基氢氧化铵溶液(TMAH)。如图1E所示，进行锗硅外延生长在所述凹槽110中形成嵌入式锗硅外延层112。所述锗硅外延生长为选择性锗硅外延生长。由图1C中的d101厚度较薄，所述栅极结构的顶角形成锗硅残余物。步骤四、如图1F所示，采用磷酸湿法刻蚀工艺同时剥离剩余的所述第一硬掩膜层106、所述第二硬掩膜层108和所述第一侧墙107。回到图1E所示可知，d102对应于所述第一硬掩膜层106和所述第二硬掩膜层108的最大叠加厚度，磷酸湿法刻蚀工艺需要保证厚度d102对应的氮化硅都被去除，故磷酸湿法刻蚀工艺所需要刻蚀的时间较长，这种较长的磷酸湿法刻蚀工艺会使所述半导体衬底101的表面材料产生损失以及会使所述多晶硅栅105的侧面材料产生损失，还会对栅介质层如栅氧化层产生不利影响。比较图1E的所述多晶硅栅105的宽度d103和图1F的所述多晶硅栅105的宽度d103a可知，宽度d103a会小于宽度d103，所以会使得所述多晶硅栅105的关键尺寸产生损失。如图2B所示，是图1F对应的PMOS的形成区域的照片；可以看出，在所述多晶硅栅105的顶角即区域111处形成有锗硅残余物112a。如图2C所示，是图1F对应步骤完成后的俯视图照片；可以看出，所述多晶硅栅105都呈条形结构，且在所述PMOS的形成区域的所述多晶硅栅105的顶角形成有锗硅残余物112a。如图2D所示，是图1F对应的NMOS的形成区域的照片；可以看出，所述半导体衬底101的表面材料产生损失厚度为图2D中的A表示
技术实现思路
本专利技术所要解决的技术问题是提供一种嵌入式锗硅外延层的制造方法，能防止在栅极结构顶角出现锗硅残余物，还能防止栅极结构的关键尺寸损失以及防止栅极结构之间的半导体衬底材料损失，能提高栅介质层的可靠性。为解决上述技术问题，本专利技术提供的嵌入式锗硅外延层的制造方法包括如下步骤：步骤一、提供用于集成PMOS和NMOS的半导体衬底，在所述半导体衬底上形成有多个由栅介质层和多晶硅栅叠加而成的栅极结构，在所述栅极结构的顶部形成有第一硬掩膜层，所述第一硬掩膜层为氮化硅；在所述栅极结构的侧面形成有第一侧墙，所述第一侧墙的材料包括氮化硅。步骤二、形成由第一二氧化硅层和第二氮化硅层叠加而成的第二硬掩膜层；所述第二硬掩膜层覆盖在所述栅极结构对应的所述第一硬掩膜层和所述第一侧墙的表面并延伸到所述栅极结构外的所述半导体衬底表面。步骤三、进行光刻工艺将所述PMOS的形成区域打开以及将所述NMOS的形成区域覆盖，进行刻蚀在所述PMOS的形成区域的所述栅极结构两侧的所述半导体衬底中自对准形成凹槽，包括如下分步骤：步骤31、进行以所述第一二氧化硅层为停止层的第一次氮化硅刻蚀，所述第一次氮化硅刻蚀采用等离子刻蚀；所述第一次氮化硅刻蚀将所述栅极结构的顶部的所述第二氮化硅层以及所述栅极结构之间的所述半导体衬底表面上的所述第二氮化硅层都去除；所述第一次氮化硅刻蚀将所述栅极结构两侧的所述第二氮化硅层从侧面部分去除；在所述第一次氮化硅刻蚀中所述第一二氧化硅层对所述第一硬掩膜层和所述第一侧墙进行保护，防止所述栅极结构顶角的所述第一硬掩膜层和所述第一侧墙的厚度减少。步骤32、刻蚀去除所述栅极结构顶部的所述第一二氧化硅层和所述栅极结构之间的所述半导体衬底表面上的所述第一二氧化硅层，保留于所述栅极结构的第一侧墙侧面上的所述第一二氧化硅层和所述第二氮化硅层叠加形成第二侧墙。步骤33、对所述栅极结构对应的所述第二侧墙之间的所述半导体衬底进行等离子刻蚀自对准形成所述凹槽。步骤34、对所述半导体衬底进行湿法刻蚀使本文档来自技高网...

【技术保护点】
1.一种嵌入式锗硅外延层的制造方法，其特征在于，包括如下步骤：/n步骤一、提供用于集成PMOS和NMOS的半导体衬底，在所述半导体衬底上形成有多个由栅介质层和多晶硅栅叠加而成的栅极结构，在所述栅极结构的顶部形成有第一硬掩膜层，所述第一硬掩膜层为氮化硅；在所述栅极结构的侧面形成有第一侧墙，所述第一侧墙的材料包括氮化硅；/n步骤二、形成由第一二氧化硅层和第二氮化硅层叠加而成的第二硬掩膜层；所述第二硬掩膜层覆盖在所述栅极结构对应的所述第一硬掩膜层和所述第一侧墙的表面并延伸到所述栅极结构外的所述半导体衬底表面；/n步骤三、进行光刻工艺将所述PMOS的形成区域打开以及将所述NMOS的形成区域覆盖，进行刻蚀在所述PMOS的形成区域的所述栅极结构两侧的所述半导体衬底中自对准形成凹槽，包括如下分步骤：/n步骤31、进行以所述第一二氧化硅层为停止层的第一次氮化硅刻蚀，所述第一次氮化硅刻蚀采用等离子刻蚀；所述第一次氮化硅刻蚀将所述栅极结构的顶部的所述第二氮化硅层以及所述栅极结构之间的所述半导体衬底表面上的所述第二氮化硅层都去除；所述第一次氮化硅刻蚀将所述栅极结构两侧的所述第二氮化硅层从侧面部分去除；在所述第一次氮化硅刻蚀中所述第一二氧化硅层对所述第一硬掩膜层和所述第一侧墙进行保护，防止所述栅极结构顶角的所述第一硬掩膜层和所述第一侧墙的厚度减少；/n步骤32、刻蚀去除所述栅极结构顶部的所述第一二氧化硅层和所述栅极结构之间的所述半导体衬底表面上的所述第一二氧化硅层，保留于所述栅极结构的第一侧墙侧面上的所述第一二氧化硅层和所述第二氮化硅层叠加形成第二侧墙；/n步骤33、对所述栅极结构对应的所述第二侧墙之间的所述半导体衬底进行等离子刻蚀自对准形成所述凹槽；/n步骤34、对所述半导体衬底进行湿法刻蚀使所述凹槽的形状为Σ型；/n步骤四、进行锗硅外延生长在所述凹槽中形成嵌入式锗硅外延层；/n步骤五、进行介质剥离工艺，所述介质剥离工艺用于将所述NMOS的形成区域的所述第二硬掩膜层和所述第一硬掩膜层以及所述PMOS的形成区域剩余的所述第二硬掩膜层和所述第一硬掩膜层的剥离，所述介质剥离工艺包括如下分步骤：/n步骤51、采用磷酸湿法刻蚀工艺进行第二次氮化硅刻蚀，所述第二次氮化硅刻蚀将未被所述第一二氧化硅层覆盖的所述第一硬掩膜层以及所述第二氮化硅层都去除；/n步骤52、形成由第三二氧化硅层和第四氮化硅层叠加而成的第三硬掩膜层；/n步骤53、进行以所述第三二氧化硅层为停止层的第三次氮化硅刻蚀，所述第三次氮化硅刻蚀采用等离子刻蚀，所述第三次氮化硅刻蚀在所述栅极结构的侧面形成由剩余的所述第四氮化硅层组成的第三侧墙，各所述栅极结构顶部以及各所述第三侧墙之间的所述半导体衬底表面上的所述第四氮化硅层都被去除；/n步骤54、进行第一次氢氟酸湿法刻蚀将暴露的所述第一二氧化硅层和所述第三二氧化硅层去除，所述第一次氢氟酸湿法刻蚀完成后所述NMOS的形成区域的各所述栅极结构顶部的所述第一硬掩膜层表面暴露；/n步骤55、采用磷酸湿法刻蚀工艺进行第四次氮化硅刻蚀，所述第四次氮化硅刻蚀将所述NMOS的形成区域剩余的所述第一硬掩膜层去除以及将各所述第三侧墙去除；/n步骤56、去除剩余的所述第三二氧化硅层和所述第一二氧化硅层。/n...

【技术特征摘要】
1.一种嵌入式锗硅外延层的制造方法，其特征在于，包括如下步骤：
步骤一、提供用于集成PMOS和NMOS的半导体衬底，在所述半导体衬底上形成有多个由栅介质层和多晶硅栅叠加而成的栅极结构，在所述栅极结构的顶部形成有第一硬掩膜层，所述第一硬掩膜层为氮化硅；在所述栅极结构的侧面形成有第一侧墙，所述第一侧墙的材料包括氮化硅；
步骤二、形成由第一二氧化硅层和第二氮化硅层叠加而成的第二硬掩膜层；所述第二硬掩膜层覆盖在所述栅极结构对应的所述第一硬掩膜层和所述第一侧墙的表面并延伸到所述栅极结构外的所述半导体衬底表面；
步骤三、进行光刻工艺将所述PMOS的形成区域打开以及将所述NMOS的形成区域覆盖，进行刻蚀在所述PMOS的形成区域的所述栅极结构两侧的所述半导体衬底中自对准形成凹槽，包括如下分步骤：
步骤31、进行以所述第一二氧化硅层为停止层的第一次氮化硅刻蚀，所述第一次氮化硅刻蚀采用等离子刻蚀；所述第一次氮化硅刻蚀将所述栅极结构的顶部的所述第二氮化硅层以及所述栅极结构之间的所述半导体衬底表面上的所述第二氮化硅层都去除；所述第一次氮化硅刻蚀将所述栅极结构两侧的所述第二氮化硅层从侧面部分去除；在所述第一次氮化硅刻蚀中所述第一二氧化硅层对所述第一硬掩膜层和所述第一侧墙进行保护，防止所述栅极结构顶角的所述第一硬掩膜层和所述第一侧墙的厚度减少；
步骤32、刻蚀去除所述栅极结构顶部的所述第一二氧化硅层和所述栅极结构之间的所述半导体衬底表面上的所述第一二氧化硅层，保留于所述栅极结构的第一侧墙侧面上的所述第一二氧化硅层和所述第二氮化硅层叠加形成第二侧墙；
步骤33、对所述栅极结构对应的所述第二侧墙之间的所述半导体衬底进行等离子刻蚀自对准形成所述凹槽；
步骤34、对所述半导体衬底进行湿法刻蚀使所述凹槽的形状为Σ型；
步骤四、进行锗硅外延生长在所述凹槽中形成嵌入式锗硅外延层；
步骤五、进行介质剥离工艺，所述介质剥离工艺用于将所述NMOS的形成区域的所述第二硬掩膜层和所述第一硬掩膜层以及所述PMOS的形成区域剩余的所述第二硬掩膜层和所述第一硬掩膜层的剥离，所述介质剥离工艺包括如下分步骤：
步骤51、采用磷酸湿法刻蚀工艺进行第二次氮化硅刻蚀，所述第二次氮化硅刻蚀将未被所述第一二氧化硅层覆盖的所述第一硬掩膜层以及所述第二氮化硅层都去除；
步骤52、形成由第三二氧化硅层和第四氮化硅层叠加而成的第三硬掩膜层；
步骤53、进行以所述第三二氧化硅层为停止层的第三次氮化硅刻蚀，所述第三次氮化硅刻蚀采用等离子刻蚀，所述第三次氮化硅刻蚀在所述栅极结构的侧面形成由剩余的所述第四氮化硅层组成的第三侧墙，各所述栅极结构顶部以及各所述第三侧墙之间的所述半导体衬底表面上的所述第四氮化硅层都被去除；
步骤54、进行第一次氢氟酸湿法刻蚀将暴露的所述第一二氧化硅层和所述第三二氧化硅层去除，所述第一次氢氟酸湿法刻蚀完成后所述NMOS的形成区域的各所述栅极结构顶部的所述第一硬掩膜层表面暴露；
步骤55、采用磷酸湿法刻蚀工艺进行第四次氮化硅刻蚀，所述第四次氮化硅刻蚀将所述NMOS的形成区域剩余的所述第一硬掩膜层去除以及将各所述第三侧墙去除；
步骤56、去除剩余的所述第三二氧化硅层和所述第一二氧化硅层。


2.如权利要求1所述的嵌入式锗硅外延层的制造方法，其特征在于：步骤一中，所述半导体衬底为硅衬底。


3.如权利要求2所述的嵌入式锗硅外延层的制造方法，其特征在于：在所述半导体衬底上形成有场氧化层，由所述场氧化层隔离出多个有源区，各所述PMOS和各所述NMOS都形成于对应的有源区中。


4.如权利要求1或2所述的嵌入式锗硅外延层的制造方法，其特征在于：所述第一硬掩膜层的厚度为
所述多晶硅栅的高度为
所述第一侧墙由...

【专利技术属性】
技术研发人员：李中华，李润领，
申请(专利权)人：上海华力集成电路制造有限公司，
类型：发明
国别省市：上海;31