存储装置制造方法及图纸

本发明专利技术的实施方式提供一种能够抑制半选择漏电流的存储装置。实施方式的存储装置具备：第1导电层；第2导电层；阻变元件，设置在第1导电层与第2导电层之间；及中间层，设置在阻变元件与第1导电层之间、及阻变元件与第2导电层之间中任一处，且包含硅(Si)及锗(Ge)中至少任一元素、碲(Te)及铝(Al)。

【技术实现步骤摘要】
存储装置[相关申请案]本申请案享有以日本专利申请案2019-42353号(申请日：2019年3月8日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
本专利技术的实施方式涉及一种存储装置。
技术介绍
作为大容量非易失性存储装置，有交叉点型双端子存储装置。交叉点型双端子存储装置容易实现存储单元的微细化、高集成化。作为双端子存储装置，例如有磁阻式存储器(MagnetoresistiveRandomAccessMemory：MRAM)、阻变式存储器(ResistiveRandomAccessMemory：ReRAM)、相变式存储器(PhaseChangeMemory：PCM)、铁电存储器(FerroelectricRandomAccessMemory：FeRAM)等。双端子存储装置的存储单元具有会因电压或电流的施加而电阻变化的阻变元件。例如，将阻变元件的高电阻状态定义为数据“0”，将其低电阻状态定义为数据“1”。存储单元可维持不同的电阻状态，由此可存储1比特数据“0”与“1”。在交叉点型存储器阵列中，例如交叉排列有多根被称为位线及字线的金属布线，在位线与字线的交点形成有存储单元。1个存储单元的写入是通过向连接于该单元的位线及字线施加电压来进行。1根位线及字线连接有多个存储单元。因此，例如在写入时，想要写入的单元(选择单元)、及连接于相同位线及字线的多个单元(半选择单元)都会被施加电压(半选择电压：低于选择单元的电压)，从而有电流(半选择漏电流)流入。如果该半选择漏电流较大，那么会招致例如芯片的用电的增大。另外，布线中电压的下降会增大，而不再向选择单元施加足够高的电压。因此，在交叉点型存储器阵列中，需要实现半选择漏电流较小的存储单元。为了实现半选择漏电流较小的存储单元，而设置例如串联连接于阻变元件的开关元件。开关元件具有在指定电压(以下，称为阈值电压)下电流急剧上升的非线性电流电压特性。通过开关元件可抑制流入至半选择单元的半选择漏电流。为了实现存储装置的低电压动作，而要求存储单元动作的低电压化。为了实现存储单元动作的低电压化，而对开关元件的动作也要求低电压化，以期开关元件的阈值电压降低。但是，如果降低开关元件的阈值电压，那么有开关元件的漏电流增加，结果导致半选择漏电流增加的风险。
技术实现思路
本专利技术提供一种可抑制半选择漏电流的存储装置。实施方式的存储装置具备：第1导电层；第2导电层；阻变元件，设置在所述第1导电层与所述第2导电层之间；及中间层，设置在所述阻变元件与所述第1导电层之间、及所述阻变元件与所述第2导电层之间中任一处，且包含硅(Si)及锗(Ge)中至少任一元素、碲(Te)及铝(Al)。附图说明图1是第1实施方式的存储装置的框图。图2是第1实施方式的存储装置的存储单元的示意剖视图。图3是第1实施方式的存储装置的课题的说明图。图4是第1实施方式的开关元件的电流电压特性的说明图。图5(a)、(b)是表示第1实施方式的开关元件的电气特性的图。图6是第2实施方式的存储装置的存储单元的示意剖视图。具体实施方式以下，一面参照附图一面对本专利技术的实施方式进行说明。此外，在以下说明中，对相同或类似的构件等标注相同的符号，关于已说明过一次的构件等，酌情省略其说明。以下，参照附图对实施方式的存储装置进行说明。(第1实施方式)第1实施方式的存储装置具备：第1导电层；第2导电层；阻变元件，设置在第1导电层与第2导电层之间；及中间层，设置在阻变元件与第1导电层之间、及阻变元件与第2导电层之间中任一处，且包含硅(Si)及锗(Ge)中至少任一元素、碲(Te)及铝(Al)。另外，第1实施方式的存储装置具备：多根第1布线；多根第2布线，与多根第1布线交叉；及存储单元，位于多根第1布线内的1根第1布线与多根第2布线内的1根第2布线交叉的区域；且存储单元具有：阻变元件，设置在1根第1布线与1根第2布线之间；及中间层，设置在阻变元件与1根第1布线之间、及阻变元件与1根第2布线之间中任一处，且包含硅(Si)及锗(Ge)中至少任一元素、碲(Te)及铝(Al)。图1是第1实施方式的存储装置的框图。图2是第1实施方式的存储装置的存储单元的示意剖视图。图2示出了图1的存储单元阵列100中例如以虚线圆所表示的一个存储单元MC的剖面。第1实施方式的存储装置的存储单元阵列100例如在半导体基板101上隔着绝缘层具备多根字线104(第1布线)、及与字线104交叉的多根位线106(第2布线)。位线106设置在字线104的上层。另外，在存储单元阵列100的周围，设置有第1控制电路108、第2控制电路110、感测电路112来作为周边电路。在字线104与位线106交叉的区域设置有多个存储单元MC。第1实施方式的存储装置是具备交叉点构造的双端子磁阻式存储器。多根字线104分别连接于第1控制电路108。另外，多根位线106分别连接于第2控制电路110。感测电路112连接于第1控制电路108及第2控制电路110。第1控制电路108及第2控制电路110例如具备如下功能：选择所希望的存储单元MC，而进行向该存储单元MC的数据写入、存储单元MC的数据读出、存储单元MC的数据删除等。在数据读出时，存储单元MC的数据是以流入至字线104与位线106之间的电流量的形式被读出。感测电路112具备判定该电流量，而判断数据极性的功能。例如判定数据的“0”、“1”。第1控制电路108、第2控制电路110及感测电路112例如包括使用形成在半导体基板101上的半导体器件的电子电路。存储单元MC像图2所示那样，具备下部电极10(第1导电层)、上部电极20(第2导电层)、阻变元件30及开关元件40(中间层)。下部电极10连接于字线104。下部电极10例如为金属。下部电极10例如为钛(Ti)、钨(W)、钽(Ta)、铂(Pt)、或它们的氮化物。下部电极10例如为氮化钛。下部电极10也可为字线104的一部分。上部电极20连接于位线106。上部电极20例如为金属。上部电极20例如为钛(Ti)、钨(W)、钽(Ta)、铂(Pt)、或它们的氮化物。上部电极20例如为氮化钛。上部电极20也可为位线106的一部分。阻变元件30设置在下部电极10与上部电极20之间。阻变元件30具有固定层30a、隧道层30b、自由层30c。阻变元件30具有包括固定层30a、隧道层30b、自由层30c的磁隧道结。阻变元件30具有根据阻变来存储数据的功能。固定层30a是铁磁体。在固定层30a中，磁化方向被固定为指定方向。隧道层30b是绝缘体。在隧道层30b中，电子利用穿隧效应而穿过。自由层30c是铁磁体。在自由层30c中，磁化方向变化。自由层30c的磁化方向可采用与固定层30a的磁化方向平行的方向、及与固定层30a的磁化方向相反的方向中任一状态本文档来自技高网...

【技术保护点】
1.一种存储装置，具备：/n第1导电层；/n第2导电层；/n阻变元件，设置在所述第1导电层与所述第2导电层之间；及/n中间层，设置在所述阻变元件与所述第1导电层之间、及所述阻变元件与所述第2导电层之间中任一处，且包含硅(Si)及锗(Ge)中至少任一元素、碲(Te)及铝(Al)。/n

【技术特征摘要】
20190308 JP 2019-0423531.一种存储装置，具备：
第1导电层；
第2导电层；
阻变元件，设置在所述第1导电层与所述第2导电层之间；及
中间层，设置在所述阻变元件与所述第1导电层之间、及所述阻变元件与所述第2导电层之间中任一处，且包含硅(Si)及锗(Ge)中至少任一元素、碲(Te)及铝(Al)。


2.根据权利要求1所述的存储装置，其中所述中间层包含氮(N)。


3.根据权利要求2所述的存储装置，其中所述中间层的氮(N)的原子浓度为30原子％以上。


4.根据权利要求1至3中任一项所述的存储装置，其中所述中间层包含氧(O)。


5.根据权利要求1至3中任一项所述的存储装置，其中所述中间层的硅(Si)及锗(Ge)中至少任一元素的原子浓度高于铝(Al)的原子浓度。


6.根据权利要求1至3中任一项所述的存储装置，其中所述中间层的硅(Si)及锗(Ge)中至少任一元素、碲(Te)及铝(Al)的原子浓度的合计为50原子％以上。


7.根据权利要求1至3中任一项所述的存储装置，其中所述阻变元件具有磁隧道结。


8.根据权利要求1至3中任一项所述的存储装置，其中所述元素为硅(Si)。


9.一...

【专利技术属性】
技术研发人员：宇佐美贵德，石崎健士，北尾良平，小松克伊，岩崎刚之，坂田敦子，
申请(专利权)人：东芝存储器株式会社，
类型：发明
国别省市：日本;JP