半导体装置及其制造方法制造方法及图纸

实施方式提供一种能够抑制经由衬底表面的漏电流产生的半导体装置及其制造方法。根据一实施方式，半导体装置具备第1芯片，所述第1芯片具有：第1衬底；第1晶体管，设置在所述第1衬底上；以及第1焊垫，设置在所述第1晶体管的上方，且与所述第1晶体管电连接。所述装置还具备第2芯片，所述第2芯片具有：第2焊垫，设置在所述第1焊垫上；第2衬底，设置在所述第2焊垫的上方，包含第1及第2扩散层，所述第1及第2扩散层中的任一个电连接于所述第2焊垫；以及分离绝缘膜或分离槽，在所述第2衬底内，至少从所述第2衬底的上表面延伸到下表面将所述第1扩散层与所述第2扩散层之间分离。

【技术实现步骤摘要】
半导体装置及其制造方法[相关申请案]本申请案享有以日本专利申请案2019-41867号(申请日：2019年3月7日)为基础申请案的优先权。本申请案通过参考该基础申请案而包含基础申请案的全部内容。
本专利技术的实施方式涉及一种半导体装置及其制造方法。
技术介绍
例如，存在将形成着CMOS(complementarymetaloxidesemiconductor，互补金属氧化物半导体)晶体管的2片衬底的形成着元件的一侧彼此贴合并接合而形成的半导体装置。该半导体装置中，例如，当将任一衬底薄膜化时，有可能经由该衬底的未形成元件的一侧的表面而在相邻的扩散层间产生漏电流。
技术实现思路
实施方式提供一种能够抑制经由衬底表面的漏电流产生的半导体装置及其制造方法。根据一实施方式，半导体装置具备第1芯片，所述第1芯片具有：第1衬底；第1晶体管，设置在所述第1衬底上；以及第1焊垫，设置在所述第1晶体管的上方，且与所述第1晶体管电连接。所述装置还具备第2芯片，所述第2芯片具有：第2焊垫，设置在所述第1焊垫上；第2衬底，设置在所述第2焊垫的上方，包含第1及第2扩散层，所述第1及第2扩散层中的任一个电连接于所述第2焊垫；以及分离绝缘膜或分离槽，在所述第2衬底内，至少从所述第2衬底的上表面延伸到下表面将所述第1扩散层与所述第2扩散层之间分离。较理想的是所述分离绝缘膜或所述分离槽具有呈环状包围所述第2衬底的一部分的形状。较理想的是所述第2芯片还具备：插塞，以从所述第2衬底的上表面延伸到下表面的方式设置在所述第2衬底内；以及第3焊垫，设置在所述插塞上。较理想的是所述插塞介隔由与所述分离绝缘膜相同的材料形成的第1绝缘膜设置在所述第2衬底内。较理想的是所述插塞经由所述第1及第2焊垫而电连接于所述第1芯片内的配线层。较理想的是所述分离绝缘膜或所述分离槽设置在所述第1扩散层与所述第2扩散层之间。较理想的是所述第1及第2扩散层以从所述第2衬底的上表面延伸到下表面的方式设置在所述第2衬底内。较理想的是所述分离绝缘膜或所述分离槽具有呈环状包围所述第1及第2扩散层中的至少任一个的形状。较理想的是，所述第2芯片还具备设置在所述第2衬底上的第2绝缘膜，所述分离绝缘膜或所述分离槽以从所述第2绝缘膜的上表面延伸到所述第2衬底的下表面的方式设置在所述第2衬底及所述第2绝缘膜内。较理想的是所述分离绝缘膜的上表面的至少一部分设置在比所述第2绝缘膜的上表面低的位置。根据实施方式，可提供一种能够抑制经由衬底表面的漏电流产生的半导体装置及其制造方法。附图说明图1～2是表示第1实施方式的半导体装置的制造方法的剖视图。图3是表示第1实施方式的半导体装置的构造的剖视图。图4～5是表示第1实施方式的半导体装置的制造方法的另一剖视图。图6是表示比较例的半导体装置的制造方法的剖视图。图7～9是表示第2实施方式的半导体装置的制造方法的剖视图。图10是表示第2实施方式的半导体装置的构造的剖视图。图11是表示第3实施方式的半导体装置的构造的剖视图。图12是表示第3实施方式的半导体装置所包含的柱状部的构造的剖视图。图13～17是表示第3实施方式的半导体装置的制造方法的剖视图。图18是表示第3实施方式的半导体装置的构造的剖视图。图19～20是表示作为第3实施方式的半导体装置的其它构造的制造方法的剖视图。图21是表示第3实施方式的半导体装置的制造方法的剖视图。具体实施方式以下，参考附图对本专利技术的实施方式进行说明。图1至图21中，对相同或类似的构成标附相同符号，并省略重复说明。(第1实施方式)图1及图2是表示第1实施方式的半导体装置的制造方法的剖视图。图3是表示第1实施方式的半导体装置的构造的剖视图。以下，依次参考图1至图3对制造本实施方式的半导体装置的过程进行说明。首先，准备上部晶圆1与下部晶圆2(图1)。下部晶圆2是第1晶圆的例子，上部晶圆1是第2晶圆的例子。上部晶圆1具备衬底11、元件分离绝缘膜12、以及多个MOSFET(Metal-Oxide-SemiconductorFieldEffectTransistor，金属氧化物半导体场效应晶体管)，各MOSFET具备栅极绝缘膜13及栅极电极14。这些MOSFET是第2晶体管的例子。上部晶圆1还具备多个接触插塞15、包含多条配线的配线层16、多个通孔插塞17、多个金属焊垫18、以及层间绝缘膜19。衬底11是第2衬底的例子，金属焊垫18是第2焊垫的例子。另外，衬底11具备n型扩散层11a、p型扩散层11b、多个p型扩散层11c、以及多个n型扩散层11d。下部晶圆2也具备衬底21、元件分离绝缘膜22、以及多个MOSFET，各MOSFET具备栅极绝缘膜23及栅极电极24。这些MOSFET是第1晶体管的例子。下部晶圆2还具备多个接触插塞25、包含多条配线的配线层26、多个通孔插塞27、多个金属焊垫28、以及层间绝缘膜29。衬底21是第1衬底的例子，金属焊垫28是第1焊垫的例子。另外，衬底21具备n型扩散层21a、p型扩散层21b、多个p型扩散层21c、以及多个n型扩散层21d。图1示出上部晶圆1的第1面A1及第2面B1、以及衬底11的一主面X1。第2面B1相当于衬底11的另一主面(背面)。进而，图1示出下部晶圆2的第1面A2及第2面B2、以及衬底21的一主面X2。第2面B2相当于衬底21的另一主面(背面)。图1示出平行于这些衬底11、21的主面X1、B1、X2、B2且相互垂直的X方向及Y方向、以及垂直于这些衬底11、21的主面X1、B1、X2、B2的Z方向。本说明书中，将+Z方向作为上方向处理，将-Z方向作为下方向处理，但-Z方向既可与重力方向一致，也可不一致。衬底11例如为硅衬底等半导体衬底。本实施方式中，首先，利用离子注入等方法在衬底11内形成n型扩散层(n型阱)11a及p型扩散层(p型阱)11b。接着，在衬底11的主面X1形成元件分离槽，在元件分离槽内形成元件分离绝缘膜12。元件分离绝缘膜12例如为氧化硅膜，元件分离槽的深度例如为5μm。请注意，图1的元件分离绝缘膜12贯通n型扩散层11a或p型扩散层11b，但并未贯通衬底11。元件分离绝缘膜12形成在n型扩散层11a与p型扩散层11b之间。n型及p型是第1及第2导电型的例子。接着，在n型扩散层11a上形成p型MOSFET的栅极绝缘膜13及栅极电极14，在p型扩散层11b上形成n型MOSFET的栅极绝缘膜13及栅极电极14。接着，在n型扩散层11a内形成作为源极及漏极区域发挥功能的p型扩散层11c，在p型扩散层11b内形成作为源极及漏极区域发挥功能的n型扩散层11d。接着，在p型扩散层11c及n型扩散层11d上等形成接触插塞15，在接触插塞15上形成配线层16，在配线层16上形成通孔插塞17，且在通孔插塞本文档来自技高网...

【技术保护点】
1.一种半导体装置，具备第1芯片及第2芯片，/n所述第1芯片具有：/n第1衬底；/n第1晶体管，设置在所述第1衬底上；以及/n第1焊垫，设置在所述第1晶体管的上方，且与所述第1晶体管电连接；/n所述第2芯片具有：/n第2焊垫，设置在所述第1焊垫上；/n第2衬底，设置在所述第2焊垫的上方，包含第1及第2扩散层，所述第1及第2扩散层中的任一个电连接于所述第2焊垫；以及/n分离绝缘膜或分离槽，在所述第2衬底内，至少从所述第2衬底的上表面延伸到下表面将所述第1扩散层与所述第2扩散层之间分离。/n

【技术特征摘要】
20190307 JP 2019-0418671.一种半导体装置，具备第1芯片及第2芯片，
所述第1芯片具有：
第1衬底；
第1晶体管，设置在所述第1衬底上；以及
第1焊垫，设置在所述第1晶体管的上方，且与所述第1晶体管电连接；
所述第2芯片具有：
第2焊垫，设置在所述第1焊垫上；
第2衬底，设置在所述第2焊垫的上方，包含第1及第2扩散层，所述第1及第2扩散层中的任一个电连接于所述第2焊垫；以及
分离绝缘膜或分离槽，在所述第2衬底内，至少从所述第2衬底的上表面延伸到下表面将所述第1扩散层与所述第2扩散层之间分离。


2.根据权利要求1所述的半导体装置，其中所述分离绝缘膜或所述分离槽具有呈环状包围所述第2衬底的一部分的形状。


3.根据权利要求1所述的半导体装置，其中所述第2芯片还具备：
插塞，以从所述第2衬底的上表面延伸到下表面的方式设置在所述第2衬底内；以及
第3焊垫，设置在所述插塞上。


4.根据权利要求3所述的半导体装置，其中所述插塞介隔由与所述分离绝缘膜相同的材料形成的第1绝缘膜设置在所述第2衬底内。


5.根据权利要求3所述的半导体装置，其中所述插塞经由所述第1及第2焊垫而电连接于所述第1芯片内的配线层。


6.根据权利要求1所述的半导体装置，其中所述分离绝缘膜或所述分离槽设置在所述第1扩散层与所述第2扩散层之间。


7.根据权利要求6所述的半导体装置，其中所述第1及第2扩散层以从所述第2衬底的上表面延伸到下...

【专利技术属性】
技术研发人员：内山泰宏，荒井伸也，坂田晃一，冨松孝宏，
申请(专利权)人：东芝存储器株式会社，
类型：发明
国别省市：日本;JP