用于增强的异构集成的嵌套架构制造技术

本文中所公开的实施例包括电子封装以及形成这样的电子封装的方法。在实施例中，电子封装包括基底衬底。基底衬底可以具有多个贯穿衬底通孔。在实施例中，第一管芯在基底衬底上方。在实施例中，第一腔设置到基底衬底中。在实施例中，第一腔至少部分地在第一管芯的占用区内。在实施例中，第一构件在第一腔中。

【技术实现步骤摘要】
用于增强的异构集成的嵌套架构
本公开的实施例涉及电子封装，并且更特别地涉及具有附接到基底衬底（basesubstrate）的一个或多个管芯和嵌入基底衬底中的腔中的一个或多个构件的多芯片封装架构。
技术介绍
对于提高的性能和减小的规格（formfactor）的需求正在使封装架构朝着多芯片式集成架构推进。多芯片式集成虑及在不同的过程节点（processnode）处制造的管芯实现到单个电子封装中。然而，当前的多芯片架构导致不适合于一些用例的较大规格或在其它情况下对于终端用户不是理想的。附图说明图1A是根据实施例的具有基底衬底的电子封装的横截面图示，所述电子封装具有第一管芯和嵌入第一管芯的下方的基底衬底中的腔中的第一构件。图1B是根据实施例的具有基底衬底的电子封装的横截面图示，所述电子封装具有第一管芯、第二管芯以及嵌入第一管芯和第二管芯下方的基底衬底中的腔中的构件。图1C是根据实施例的具有基底衬底的电子封装的横截面图示，所述电子封装具有第一管芯、第二管芯以及嵌入第一管芯的下方的基底衬底中的腔中的构件。图1D是根据实施例的具有基底衬底的电子封装的横截面图示，所述电子封装具有第一管芯、第二管芯、嵌入基底衬底中的第一腔中的第一构件以及嵌入基底衬底中的第二腔中的第二构件。图1E是根据实施例的具有基底衬底的电子封装的横截面图示，所述电子封装具有第一管芯、第二管芯、具有与第一管芯和第二管芯面对面的配置的第一构件以及与第一管芯和第二管芯背对面的配置的第二构件。图1F是根据实施例的具有基底衬底的电子封装的横截面图示，所述电子封装具有第一管芯、第二管芯、没有贯穿衬底通孔（throughsubstratevias）的第一构件以及具有贯穿衬底通孔的第二构件。图1G是根据实施例的具有基底衬底的电子封装的横截面图示，所述电子封装具有第一管芯、第二管芯、第一构件以及第二构件。图1H是根据实施例的具有基底衬底的、包括管芯的堆叠件（stack）的电子封装的横截面图示。图1I是根据实施例的包括基底衬底中的多个桥（bridge）的电子封装的平面图图示，所述多个桥将第一管芯连接到第二管芯。图1J是根据实施例的包括基底衬底中的多个桥的电子封装的平面图图示，所述多个桥将将第一管芯连接到第二管芯并且将第一管芯连接到第三管芯。图1K是根据实施例的电子封装的平面图图示，所述电子封装包括基底管芯中的将第一管芯连接到第二管芯的多个桥以及嵌入第一管芯和第二管芯下方的基底管芯中的多个管芯。图2A是根据实施例的具有进入基底衬底中的贯穿衬底通孔（TSV）的基底衬底的横截面图示。图2B是根据实施例的在基底衬底变薄之后基底衬底的横截面图示。图2C是根据实施例的在附接载体之后基底衬底的横截面图示。图2D是根据实施例的在腔形成到基底衬底中之后的横截面图示。图2E是根据实施例的在构件附接到通过腔暴露的衬垫之后的横截面图示。图2F是根据实施例的在构件嵌入模制层中之后的横截面图示。图2G是根据实施例的在使基底衬底平面化以使TSV暴露之后的横截面图示。图2H是根据实施例的在封装侧凸块（packagesidebump，PSB）附接到TSV之后的横截面图示。图2I是根据实施例的在移除载体之后的横截面图示。图2J是根据实施例的在管芯附接到基底衬底并且二次模制（overmold）之后的横截面图示。图3A是根据实施例的没有TSV的基底衬底的横截面图示。图3B是根据实施例的在载体附接到基底衬底之后的横截面图示。图3C是根据实施例的在基底衬底中形成TSV之后的横截面图示。图3D是根据实施例的在腔形成到基底衬底中之后的横截面图示。图4A是根据实施例的具有仍然完全嵌入的TSV的基底衬底的横截面图示。图4B是根据实施例的形成到基底衬底中以使衬垫暴露的腔的横截面图示。图4C是根据实施例的附接到腔中的衬垫的构件的横截面图示。图4D是根据实施例的在用模制层填充腔并且使基底衬底平面化以使TSV暴露之后的横截面图示。图5A是根据实施例的没有TSV的基底衬底的横截面图示。图5B是根据实施例的在通孔开口形成到基底衬底中之后的横截面图示。图5C是根据实施例的在通孔开口中设置TSV之后的横截面图示。图5D是根据实施例的在将腔形成到基底衬底中并且将构件附接到腔中的衬垫之后的横截面图示。图6是根据实施例的包括多芯片式封装的电子系统的横截面图示。图7是根据实施例构建的计算装置的示意图。具体实施方式本文描述了根据各种实施例的多芯片封装架构以及形成此类电子封装的方法，所述多芯片封装架构具有附接到基底衬底的一个或多个管芯和嵌入基底衬底中的腔中的一个或多个构件。在下文的描述中，说明性实现的各种方面将使用本领域技术人员常用的术语来描述，以将它们的工作实质传达给本领域其它技术人员。然而，将‎对本领域技术人员显而易见的是，本专利技术可以仅利用‎所描述的方面中的一些方面来实践。出于解释的目的，阐明特定数量、材料以及配置，以便提供对说明性实现的透彻理解。然而，将对本领域技术人员显而易见的是，本专利技术可以在没有特定细节的情况下实践。在其它实例中，省略或简化众所周知的特征‎，以免使说明性实现难以理解。各种操作又将以对于理解本专利技术最有帮助的方式描述为多个分立的操作，然而，描述的顺序不应当解释为暗示这些操作必须取决于顺序。特别地，这些操作不需要按陈述的顺序执行。‎如上文提到的，电子封装架构方面的趋势朝着使用多芯片式架构推进。然而，规格当前不处于期望水平。因此，本文中所公开的实施例包括具有改进的规格的多芯片式封装架构。特别地，本文公开的实施例虑及基底衬底上方的同构集成或异构集成。此外，基底衬底可以包括虑及位于管芯下方（并且至少部分在管芯的占用区（footprint）内）的附加构件的一个或多个腔。因此，通过减小X-Y平面上的总占用区以及减小Z高度来改进规格。将附加构件定位在一个或多个管芯的占用区内还减小管芯与附加构件之间的信号路径的长度。因此，使信号完整性优化。现在参考图1A，示出根据实施例的电子封装100的横截面图示。在实施例中，电子封装100可以包括基底衬底105。在一些实施例中，基底衬底105可以是硅衬底。基底衬底105可以包括接近基底衬底的表面106的信号传递（signaling）迹线、衬垫等等（未示出）。表面106在本文中可以被称为（一个或多个）重分布层、后道工序（BEOL）堆叠件等等。在实施例中，基底衬底105是无源衬底。也就是说，在基底衬底105上仅构造无源构件（例如，衬垫、迹线、通孔等等）。在其它实施例中，基底衬底105是有源衬底。也就是说，可以在基底衬底上构造有源电路（例如，晶体管等等）。在实施例中，多个贯穿衬底通孔（TSV）107（其在基底衬底是硅衬底时也被称为贯穿硅通孔）可以穿过基底衬底105的厚度。TSV107可以提供基底衬底105的表本文档来自技高网...

【技术保护点】
1.一种电子封装，包括：/n基底衬底，所述基底衬底具有多个贯穿衬底通孔；/n所述基底衬底上方的第一管芯；/n进入所述基底衬底中的第一腔，其中所述第一腔至少部分地在所述第一管芯的占用区内；以及/n所述第一腔中的第一构件。/n

【技术特征摘要】
20190304 US 16/2913141.一种电子封装，包括：
基底衬底，所述基底衬底具有多个贯穿衬底通孔；
所述基底衬底上方的第一管芯；
进入所述基底衬底中的第一腔，其中所述第一腔至少部分地在所述第一管芯的占用区内；以及
所述第一腔中的第一构件。


2.根据权利要求1所述的电子封装，其中所述第一构件是第二管芯。


3.根据权利要求2所述的电子封装，其中所述第二管芯包括贯穿衬底通孔。


4.根据权利要求2所述的电子封装，其中所述第二管芯的有源表面面向所述第一管芯的有源表面。


5.根据权利要求2所述的电子封装，其中所述第二管芯的有源表面背向所述第一管芯的有源表面。


6.根据权利要求1所述的电子封装，其中所述第一构件是无源电构件。


7.根据权利要求1所述的电子封装，其中所述第一构件是热电冷却（TEC）模块。


8.根据权利要求1、2、3、4、5、6或7所述的电子封装，其中所述第一腔完全在所述第一管芯的所述占用区内。


9.根据权利要求1、6或7所述的电子封装，进一步包括：
所述基底衬底上方的第二管芯。


10.根据权利要求9所述的电子封装，其中所述第一腔至少部分在所述第二管芯的占用区内。


11.根据权利要求9所述的电子封装，其中所述第一构件将所述第一管芯电耦合到所述第二管芯。


12.根据权利要求9所述的电子封装，进一步包括：
进入所述基底衬底中的第二腔，其中所述第二腔完全在所述第一管芯的所述占用区内。


13.根据权利要求12所述的电子封装，进一步包括：
所述第二腔中的第二构件。


14.根据权利要求9所述的电子封装，其中所述第一管芯通过所述基底衬底上的一个或多个迹线电耦合到所述第二管芯。


15.根据权利要求1、2、3、4、5、6或7所述的电子...

【专利技术属性】
技术研发人员：R马哈延，D马利克，S沙兰，D劳兰，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US