半导体存储装置制造方法及图纸

根据一个实施方式，半导体存储装置具备第1存储晶体管、第1晶体管、第2晶体管及第1配线。另外，具备连接于第1存储晶体管、第1晶体管、第2晶体管的栅极电极的第2配线、第3配线及第4配线。从删除动作的第1时点到第1时点之后的第2时点，第1配线的电压从第1电压增大到大于第2配线～第4配线的电压的第2电压。从第2时点到第2时点之后的第3时点，第1配线的电压从第2电压增大到第3电压，第3配线的电压从第4电压增大到大于第2配线的电压及第4配线的电压且小于第3电压的第5电压。

【技术实现步骤摘要】
半导体存储装置[相关申请的引用]本申请基于在2019年3月7日提出申请的现有日本专利申请第2019-041174号的优先权的利益，且寻求该利益，该日本专利申请的内容整体通过引用包含在本申请。
以下所记载的实施方式涉及一种半导体存储装置。
技术介绍
已知有一种半导体存储装置，其具备：第1配线；第1存储晶体管，连接于第1配线；第1晶体管，连接于第1配线及第1存储晶体管之间；第2配线，连接于第1存储晶体管的栅极电极；及第3配线，连接于第1晶体管的栅极电极。
技术实现思路
本专利技术的一个实施方式提供一种合适且高速地动作的半导体存储装置。一实施方式分半导体存储装置具备：第1配线；第1存储晶体管，连接于第1配线；第1晶体管，连接于第1配线及第1存储晶体管之间；第2晶体管，连接于第1配线及第1晶体管之间；第2配线，连接于第1存储晶体管的栅极电极；第3配线，连接于第1晶体管的栅极电极；第4配线，连接于第2晶体管的栅极电极；以及控制电路，能够执行删除第1存储晶体管的数据的删除动作。控制电路从删除动作的第1时点到第1时点之后的第2时点，使第1配线的电压从第1电压增大到大于第2配线的电压、第3配线的电压及第4配线的电压的第2电压。另外，从第2时点到第2时点之后的第3时点，使第1配线的电压从第2电压增大到第3电压，使第3配线的电压从第4电压增大到大于第2配线的电压及第4配线的电压且小于第3电压的第5电压。根据上述构成，能够提供一种合适且高速地动作的半导体存储装置。附图说明图1是表示第1实施方式的半导体存储装置的构成的示意性框图。图2是表示该半导体存储装置的构成的示意性俯视图。图3是图2的A所表示的部分的放大图。图4是沿B-B'线切断图3所示的构造并在箭头方向上观察该构造的剖视图。图5是图4的C所表示的部分的放大图。图6是表示第1实施方式的半导体存储装置的构成的示意性剖视图。图7是用来对读出动作进行说明的示意性剖视图。图8是用来对写入动作进行说明的示意性剖视图。图9是用来对删除动作进行说明的示意性剖视图。图10是用来对删除动作进行说明的示意性波形图。图11是用来对第2实施方式的半导体存储装置进行说明的示意性剖视图。图12是用来对删除动作进行说明的示意性波形图。图13是用来对第3实施方式的半导体存储装置进行说明的示意性剖视图。图14是用来对该半导体存储装置的制造方法进行说明的示意性剖视图。图15是用来对该制造方法进行说明的示意性剖视图。图16是用来对该制造方法进行说明的示意性剖视图。图17是用来对该制造方法进行说明的示意性剖视图。图18是用来对该制造方法进行说明的示意性剖视图。图19是用来对该制造方法进行说明的示意性剖视图。图20是用来对该制造方法进行说明的示意性剖视图。图21是用来对该制造方法进行说明的示意性剖视图。图22是用来对该制造方法进行说明的示意性剖视图。图23是用来对该制造方法进行说明的示意性剖视图。图24是用来对该制造方法进行说明的示意性剖视图。图25是用来对该制造方法进行说明的示意性剖视图。图26是用来对该制造方法进行说明的示意性剖视图。图27是用来对该制造方法进行说明的示意性剖视图。图28是用来对该制造方法进行说明的示意性剖视图。图29(a)～(d)是用来对另一实施方式中的半导体装置的删除动作进行说明的示意性波形图。具体实施方式一实施方式的半导体存储装置具备：第1配线；第1存储晶体管，连接于第1配线；第1晶体管，连接于第1配线及第1存储晶体管之间；第2晶体管，连接于第1配线及第1晶体管之间；第2配线，连接于第1存储晶体管的栅极电极；第3配线，连接于第1晶体管的栅极电极；第4配线，连接于第2晶体管的栅极电极；以及控制电路，能够执行删除第1存储晶体管的数据的删除动作。控制电路从删除动作的第1时点到第1时点之后的第2时点，使第1配线的电压从第1电压增大到大于第2配线的电压、第3配线的电压及第4配线的电压的第2电压。另外，从第2时点到第2时点之后的第3时点，使第1配线的电压从第2电压增大到第3电压，使第3配线的电压从第4电压增大到大于第2配线的电压及第4配线的电压且小于第3电压的第5电压。一实施方式的半导体存储装置具备：第1配线；第1存储晶体管，连接于第1配线；第1晶体管，连接于第1配线及第1存储晶体管之间；第2晶体管，连接于第1配线及第1晶体管之间；第2配线，连接于第1存储晶体管的栅极电极；第3配线，连接于第1晶体管的栅极电极；第4配线，连接于第2晶体管的栅极电极；以及控制电路，能够执行删除第1存储晶体管的数据的删除动作。控制电路从删除动作的第1时点到第1时点之后的第2时点，使第3配线的电压从第1电压增大到大于第2配线的电压及第4配线的电压的第2电压。另外，从第2时点到第2时点之后的第3时点，使第3配线的电压从第2电压增大到第3电压，使第4配线的电压从第4电压增大到大于第2配线的电压且小于第3电压的第5电压。接着，参照附图对实施方式的半导体存储装置进行详细说明。此外，并非通过这些实施方式限定本专利技术。另外，以下实施方式仅为一例，并非意图限定本专利技术而表示的。另外，以下附图是示意性的，存在为了便于说明而省略一部分构成等的情况。另外，存在对于多个实施方式，对共通的部分标注同一符号，且省略说明的情况。另外，在本说明书中，在称为「半导体存储装置」的情况下，有时意指存储器裸芯片，有时也意指存储器芯片、存储卡、SSD(SolidStateDrive，固态驱动器)等包含控制裸芯片的存储器系统。进而，有时也意指智能手机、平板终端、个人电脑等包含主机的构成。另外，在本说明书中，在称为第1构成「电连接」于第2构成的情况下，可使第1构成直接连接于第2构成，也可使第1构成经由配线、半导体构件或晶体管等连接于第2构成。例如，在3个晶体管串联连接的情况下，即便第2个晶体管为断开(OFF)状态，第1个晶体管也「电连接」于第3个晶体管。另外，在本说明书中，在称为第1构成「连接于」第2构成及第3构成之「间」的情况下，存在意指第1构成、第2构成及第3构成串联连接且第1构成设置在第2构成及第3构成的电流路径的情况。另外，在本说明书中，在称为电路等使2个配线等「导通」的情况下，例如有时意指该电路等包含晶体管等，该晶体管等设置在2个配线之间的电流路径，而该晶体管等成为接通(ON)状态。[第1实施方式][构成]以下，参照附图，对第1实施方式的半导体存储装置的构成进行说明。图1是表示第1实施方式的半导体存储装置的构成的示意性等效电路图。本实施方式的半导体存储装置具备存储单元阵列MA、及控制存储单元阵列MA的周边电路PC。存储单元阵列MA具备多个存储块MB。这些多个存储块MB分别具备多个子块SB。这些多个本文档来自技高网...

【技术保护点】
1.一种半导体存储装置，具备：/n第1配线；/n第1存储晶体管，连接于所述第1配线；/n第1晶体管，连接于所述第1配线及所述第1存储晶体管之间；/n第2晶体管，连接于所述第1配线及所述第1晶体管之间；/n第2配线，连接于所述第1存储晶体管的栅极电极；/n第3配线，连接于所述第1晶体管的栅极电极；/n第4配线，连接于所述第2晶体管的栅极电极；以及/n控制电路，能够执行删除所述第1存储晶体管的数据的删除动作；/n所述控制电路从所述删除动作的第1时点到所述第1时点之后的第2时点，/n将所述第1配线与所述第3配线的电压差维持在指定值，/n将所述第3配线与所述第4配线之间的电压差维持在指定值，且/n以所述第1配线的电压大于所述第3配线的电压的方式进行控制，/n以所述第3配线的电压大于所述第4配线的电压的方式进行控制。/n

【技术特征摘要】
20190307 JP 2019-0411741.一种半导体存储装置，具备：
第1配线；
第1存储晶体管，连接于所述第1配线；
第1晶体管，连接于所述第1配线及所述第1存储晶体管之间；
第2晶体管，连接于所述第1配线及所述第1晶体管之间；
第2配线，连接于所述第1存储晶体管的栅极电极；
第3配线，连接于所述第1晶体管的栅极电极；
第4配线，连接于所述第2晶体管的栅极电极；以及
控制电路，能够执行删除所述第1存储晶体管的数据的删除动作；
所述控制电路从所述删除动作的第1时点到所述第1时点之后的第2时点，
将所述第1配线与所述第3配线的电压差维持在指定值，
将所述第3配线与所述第4配线之间的电压差维持在指定值，且
以所述第1配线的电压大于所述第3配线的电压的方式进行控制，
以所述第3配线的电压大于所述第4配线的电压的方式进行控制。


2.根据权利要求1所述的半导体存储装置，其中
所述控制电路从所述删除动作的所述第1时点到所述第2时点，
将所述第4配线与所述第2配线的电压差维持在指定值，且
以所述第4配线的电压大于所述第2配线的电压的方式进行控制。


3.根据权利要求1所述的半导体存储装置，其进而具备：
第3晶体管，连接于所述第1晶体管及所述第2晶体管之间；以及
第5配线，连接于所述第3晶体管的栅极电极；
所述控制电路从所述删除动作的所述第1时点到所述第2时点，
将所述第1配线与所述第5配线的电压差维持在指定区间，且
以所述第1配线的电压大于所述第5配线的电压的方式进行控制，
以所述第5配线的电压大于所述第4配线的电压的方式进行控制。


4.根据权利要求3所述的半导体存储装置，其中
所述第5配线电连接于所述第3配线。


5.根据权利要求1所述的半导体存储装置，其进而具备：
第4晶体管，连接于所述第1晶体管及所述第2晶体管之间；以及
第6配线，连接于所述第4晶体管的栅极电极；
所述控制电路从所述删除动作的所述第1时点到所述第2时点，
将所述第3配线与所述第6配线的电压差维持在指定区间，且
以所述第3配线的电压大于所述第6配线的电压的方式进行控制。


6.根据权利要求5所述的半导体存储装置，其中
从所述第1时点到所述第2时点，
所述第6配线的电压与所述第4配线的电压不同。


7.根据权利要求1所述的半导体存储装置，其具备：
第2存储晶体管，连接于所述第1配线；
第5晶体管，连接于所述第1配线及所述第2存储晶体管之间；
第6晶体管，连接于所述第1配线及所述第5晶体管之间；
第7配线，连接于所述第2存储晶体管的栅极电极；
第8配线，连接于所述第5晶体管的栅极电极；以及
第9配线，连接于所述第6晶体管的栅极电极。


8.根据权利要求7所述的半导体存储装置，其中
所述第9配线电连接于所述第4配线。


9.根据权利要求1所述的半导体存储装置，其具备：
第10配线，连接于所述第1存储晶体管；
第7晶体管，连接于所述第10配线及所述第1存储晶体管之间；
第8晶体管，连接于所述第10配线及所述第7晶体管之间；
第11配线，连接于所述第7晶体管的栅极电极；以及
第12配线，连接于所述第8晶体管的栅极电极；
所述控制电路从所述第1时点到所述第2时点，
将所述第10配线与所述第11配线的电压差维持在指定值，
将所述第11配线与所述第12配线之间的电压差维持在指定值，且
以所述第10配线的电压大于所述第11配线的电压的方式进行控制，
以所述第11配线的电压大于所述第12配线的电压的方式进行控制。


10.根据权利要求9所述的半导体存储装置，其中
从所述第1时点到所述第2时点，
所述第1配线的电压及所述第10配线的电压大于所述第3配线及所述第12配线的电压，
所述第3配线及所述第12配线的电压大于所述第4配线及所述第13配线的电压，且
所述第4配线及所述第13配线的电压大于所述第2配线的电压。


11.根据权利要求1所述的半导体存储装置，其中
所述控制电路从所述删除动作的较所述第1时点前的第3时点到所述第3时点及所述第1时点之间的第4时点，
使所述第1配线的电压从第1电压增大到大于所述第2配线的电压、所述第3配线的电压及所述第4...

【专利技术属性】
技术研发人员：坂口雄基，泉达雄，吉田真司，
申请(专利权)人：东芝存储器株式会社，
类型：发明
国别省市：日本;JP