半导体存储装置制造方法及图纸

实施方式提供一种高速地动作的半导体存储装置。实施方式的半导体存储装置具备：第1存储晶体管；第1配线，连接在第1存储晶体管的栅极电极；第1连接晶体管，连接在第1配线；以及第2配线，连接在第1连接晶体管。在针对第1存储晶体管的第1写入动作的第1时刻，第1配线的电压成为第1电压，第2配线的电压成为比第1电压大的第2电压。在第1时刻之后的第2时刻，第1配线的电压成为比第1电压大且比第2电压小的第3电压，第2配线的电压成为比第1电压大且比第2电压小的第4电压。

【技术实现步骤摘要】
半导体存储装置[相关申请]本申请享有以日本专利申请2019-41070号(申请日：2019年3月7日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
本实施方式涉及一种半导体存储装置。
技术介绍
已知有包含存储晶体管的半导体存储装置。
技术实现思路
实施方式提供一种高速地动作的半导体存储装置。一实施方式的半导体存储装置具备：第1存储晶体管；第1配线，连接在第1存储晶体管的栅极电极；第1连接晶体管，连接在第1配线；及第2配线，连接在第1连接晶体管。在针对第1存储晶体管的第1写入动作的第1时刻，第1配线的电压成为第1电压，第2配线的电压成为比第1电压大的第2电压。在第1时刻之后的第2时刻，第1配线的电压成为比第1电压大且比第2电压小的第3电压，第2配线的电压成为比第1电压大且比第2电压小的第4电压。附图说明图1是表示第1实施方式的半导体存储装置的构成的示意性框图。图2是表示第1实施方式的半导体存储装置的一部分构成的示意性电路图。图3是表示第1实施方式的半导体存储装置的一部分构成的示意性电路图。图4是表示第1实施方式的半导体存储装置的一部分构成的示意性电路图。图5是表示第1实施方式的半导体存储装置的一部分构成的示意性俯视图。图6是图5的A所示的部分的示意性放大图。图7是将图6所示的构成在B-B'线处切断并在箭头方向上观察所得的示意性剖视图。图8是图7的C所示的部分的示意性放大图。图9是用来对第1实施方式的写入动作进行说明的示意性剖视图。图10是用来对第1实施方式的写入动作进行说明的示意性剖视图。图11是用来对第1实施方式的写入动作进行说明的示意性流程图。图12是用来对第1实施方式的写入动作进行说明的示意性波形图。图13是用来对第1实施方式的写入动作进行说明的示意性波形图。图14是用来对第1实施方式的写入动作进行说明的示意性波形图。图15是用来对第1实施方式的写入动作进行说明的示意性波形图。图16是用来对第1实施方式的写入动作进行说明的示意性波形图。图17是用来对第2实施方式的写入动作进行说明的示意性波形图。图18是用来对第2实施方式的写入动作进行说明的示意性波形图。图19是用来对第2实施方式的写入动作进行说明的示意性波形图。图20是表示第3实施方式的半导体存储装置的一部分构成的示意性电路图。图21是表示第3实施方式的半导体存储装置的一部分构成的示意性电路图。具体实施方式接下来，参照附图详细地说明实施方式的半导体存储装置。此外，以下实施方式仅为一例，并非意图限定本专利技术而示出。另外，以下附图是示意性图，为了方便说明，有时省略一部分构成。另外，对于多个实施方式共通的部分基本上省略说明。另外，当在本说明书中表述为“半导体存储装置”时，有意指存储器裸片的情况，也有意指存储器芯片、存储卡、及SSD(SolidStateDrive，固态驱动器)等包含控制裸片的存储器系统的情况。进而，也有意指智能手机、平板终端、个人计算机等包含主机的构成的情况。另外，在本说明书中，当表述为第1构成“电连接”在第2构成时，第1构成可直接连接在第2构成，也可为第1构成经由配线、半导体部件或晶体管等连接在第2构成。例如，在将3个晶体管串联连接的情况下，即使第2个晶体管为断开(OFF)状态，第1个晶体管也将“电连接”在第3个晶体管。另外，在本说明书中，当表述为第1构成“连接在”第2构成及第3构成之“间”时，有意指第1构成、第2构成及第3构成串联连接，且第1构成设置在第2构成及第3构成的电流路径的情况。另外，在本说明书中，当表述为电路等使两条配线等“导通”时，例如有意指该电路等包含晶体管等，该晶体管等设置在两条配线之间的电流路径，该晶体管等成为导通(ON)状态的情况。[第1实施方式][构成]图1是表示第1实施方式的半导体存储装置的构成的示意性等效电路图。本实施方式的半导体存储装置具备存储单元阵列MCA及控制存储单元阵列MCA的周边电路PC。存储单元阵列MCA具备多个存储块MB。这多个存储块MB分别具备多个串单元SU。这多个串单元SU分别具备多个存储器串MS。这多个存储器串MS的一端分别经由位线BL连接在周边电路PC。另外，这多个存储器串MS的另一端分别经由共通的源极线SL连接在周边电路PC。存储器串MS具备串联连接在位线BL及源极线SL之间的漏极选择晶体管STD、串联连接的多个存储单元MC、及源极选择晶体管STS。以下，有时将漏极选择晶体管STD及源极选择晶体管STS简称为选择晶体管(STD、STS)。存储单元MC是场效型晶体管，具备作为通道区域发挥功能的半导体柱、包含电荷蓄积膜的栅极绝缘膜、及栅极电极。存储单元MC的阈值电压根据电荷蓄积膜中的电荷量而发生变化。此外，在与1个存储器串MS对应的多个存储单元MC的栅极电极，分别连接着字线WL。这些字线WL分别共通连接在1个存储块MB中的所有存储器串MS。选择晶体管(STD、STS)是场效型晶体管，具备作为通道区域发挥功能的半导体柱、栅极绝缘膜及栅极电极。在选择晶体管(STD、STS)的栅极电极，分别连接着选择栅极线(SGD、SGS)。漏极选择线SGD与串单元SU对应地设置，且共通连接在1个串单元SU中的所有存储器串MS。源极选择线SGS共通连接在1个存储块MB中的所有存储器串MS。周边电路PC具备：动作电压产生模块21，产生动作电压；地址解码器22，对地址数据进行解码；块选择电路23及电压选择电路24，根据地址解码器22的输出信号对存储单元阵列MCA传输动作电压；感测放大器25，连接在位线BL；以及序列发生器26，控制这些部件。动作电压产生模块21具备多个动作电压产生单元31。对这多个动作电压产生单元31例如供给接地电压及电源电压。另外，这多个动作电压产生单元31分别按照来自序列发生器26的控制信号，在针对存储单元阵列MCA的读出动作、写入动作及删除动作时，依次产生施加到位线BL、源极线SL、字线WL及选择栅极线(SGD、SGS)的动作电压，并输出到多个动作电压输出端子311。地址解码器22具备多条块选择线32及多条电压选择线33。例如，地址解码器22按照来自序列发生器26的控制信号，依次参照地址寄存器的地址数据，将该地址数据进行解码，将与地址数据对应的特定的块选择线32及电压选择线33设为“H”状态，将除此以外的块选择线32及电压选择线33设为“L”状态。块选择电路23具备与存储块MB对应的多个块选择部34。这多个块选择部34分别具备与字线WL及选择栅极线(SGD、SGS)对应的多个块选择晶体管35。块选择晶体管35例如为场效型耐压晶体管。块选择晶体管35的一端分别电连接在对应的字线WL或选择栅极线(SGD、SGS)。另一端分别经由配线CG及本文档来自技高网...

【技术保护点】
1.一种半导体存储装置，具备：/n第1存储晶体管；/n第1配线，连接在所述第1存储晶体管的栅极电极；/n第1连接晶体管，连接在所述第1配线；以及/n第2配线，连接在所述第1连接晶体管；且/n在针对所述第1存储晶体管的第1写入动作的/n第1时刻，所述第1配线的电压成为第1电压，所述第2配线的电压成为比所述第1电压大的第2电压，/n在所述第1时刻之后的第2时刻，所述第1配线的电压成为比所述第1电压大且比所述第2电压小的第3电压，所述第2配线的电压成为比所述第1电压大且比所述第2电压小的第4电压。/n

【技术特征摘要】
20190307 JP 2019-0410701.一种半导体存储装置，具备：
第1存储晶体管；
第1配线，连接在所述第1存储晶体管的栅极电极；
第1连接晶体管，连接在所述第1配线；以及
第2配线，连接在所述第1连接晶体管；且
在针对所述第1存储晶体管的第1写入动作的
第1时刻，所述第1配线的电压成为第1电压，所述第2配线的电压成为比所述第1电压大的第2电压，
在所述第1时刻之后的第2时刻，所述第1配线的电压成为比所述第1电压大且比所述第2电压小的第3电压，所述第2配线的电压成为比所述第1电压大且比所述第2电压小的第4电压。


2.根据权利要求1所述的半导体存储装置，其具备对所述第1存储晶体管供给电压的周边电路，
对所述周边电路供给接地电压及电源电压，
所述第2电压、所述第3电压及所述第4电压大于所述电源电压。


3.根据权利要求1所述的半导体存储装置，其中
在所述第1写入动作的
所述第1时刻及所述第2时刻之间的第3时刻，所述第1配线的电压上升，
在所述第3时刻、或所述第3时刻及所述第2时刻之间的第4时刻，所述第2配线的电压下降。


4.根据权利要求1所述的半导体存储装置，其中
在所述第1写入动作的
所述第2时刻之后的第5时刻，所述第1配线的电压成为比所述第3电压小的第5电压，所述第2配线的电压成为比所述第4电压大的第6电压，
在所述第5时刻之后的第6时刻，所述第1配线的电压成为比所述第3电压大且比所述第6电压小的第7电压，所述第2配线的电压成为比所述第4电压大且比所述第6电压小的第8电压。


5.根据权利要求4所述的半导体存储装置，其中所述第6电压大于所述第2电压。


6.根据权利要求4所述的半导体存储装置，其中所述第2电压及所述第4电压的电压差与所述第6电压及所述第8电压的电压差大致一致。


7.根据权利要求4所述的半导体存储装置，其中所述第2电压及所述第6电压大致一致。


8.根据权利要求4所述的半导体存储装置，其中
在所述第1写入动作的
所述第1时刻及所述第2时刻之间的第3时刻，所述第1配线的电压上升，
在所述第3时刻及所述第2时刻之间的第4时刻，所述第2配线的电压下降，
在所述第5时刻及所述第6时刻之间的第7时刻，所述第1配线的电压上升，
在所述第7时刻及所述第6时刻之间的第8时刻，所述第2配线的电压下降。


9.根据权利要求8所述的半导体存储装置，其中从所述第7时刻到所述第8时刻为止的期间的长度与从所述第3时刻到所述第4时刻为止的期...

【专利技术属性】
技术研发人员：桥本寿文，
申请(专利权)人：东芝存储器株式会社，
类型：发明
国别省市：日本;JP