半导体结构的制造方法技术

本发明专利技术提供一种半导体结构的制造方法，包括在前端器件层上形成目标刻蚀层，在目标刻蚀层上形成由非定形碳层、抗反射介电层及光刻胶层组成的硬掩模叠层，然后图案化硬掩模叠层以定义沟槽图案，以刻蚀目标刻蚀层形成沟槽，使沟槽与所述前端器件层连接。本发明专利技术采用非定形碳层、抗反射介电层及光刻胶层组成的硬掩模叠层对所述目标刻蚀层进行刻蚀，利用多层材料间刻蚀选择比的连续向下转移，消除目标刻蚀层刻蚀过程中对光刻胶厚度的依赖，进而避免光刻胶因厚度造成的坍塌现象，提高工艺的可靠性和成品率。另外，本发明专利技术中半导体结构的制造过程中，仅需要使用氧化物刻蚀设备，而不需要金属刻蚀设备，缩短了生产周期，降低了生产成本。

【技术实现步骤摘要】
半导体结构的制造方法
本专利技术涉及集成电路制造
，特别涉及一种半导体结构的制造方法。
技术介绍
半导体集成电路芯片的工艺制造利用批量处理技术，在同一硅衬底上形成大量各种类型的复杂器件，并将其互相连接以具有完整的电子功能。随着超大规模集成电路的迅速发展，芯片的集成度越来越高，元器件的尺寸越来越小，因器件的高密度、小尺寸引发的各种效应对半导体制造结果的影响也日益突出。以光刻技术为例，随着半导体技术进入45纳米及以下节点，半导体器件的线宽越来越小，关键尺寸的控制也越来越重要，对光刻工艺的要求也越来越高。为了满足光刻的要求，除了在光刻设备方面的升级换代以外，对形成在硅片表面的作为掩模层的光刻胶的要求也越来越严格。例如，通过光刻和刻蚀工艺在目标刻蚀层中刻蚀出至少一个开口(包括沟槽、通孔和接触窗口等)，以用于形成目标结构，例如栅极线、位线、存储单元以及金属半导体结构等。目前，在目标刻蚀层中形成不同图案特征尺寸(Criticaldimension，CD)的开口前，通常会先在目标刻蚀层上形成底部抗反射层(BARC)和光刻胶层(PR)作为硬掩膜层，刻蚀形成开口时，由于图案的特征尺寸(CD)以及图案之间的间距(pitch)不断缩小，很容易出现光刻胶图案的图案缺陷，例如但不局限于图案坍塌(如图4A所示)、线边缘粗糙度(LER)和线宽粗糙度(LWR))等，严重影响工艺的可靠性与成品率，无法满足更小特征尺寸的半导体器件的制造。
技术实现思路
本专利技术的目的在于提供一种半导体结构的制造方法，通过改进硬掩模叠层的结构，避免光刻胶坍塌现象，提高工艺可靠性，并缩短生产周期，降低生产成本。为了达到上述目的，本专利技术提供一种半导体结构的制造方法，包括：提供前端器件层，并在所述前端器件层上形成目标刻蚀层；在所述目标刻蚀层上形成硬掩模叠层，所述硬掩模叠层包括依次形成在所述目标刻蚀层上的非定形碳层、抗反射介电层及光刻胶层；图案化所述硬掩模叠层以定义出沟槽图案；刻蚀所述目标刻蚀层形成沟槽以暴露出部分所述前端器件层。可选的，图案化所述硬掩模叠层的过程包括：图案化所述光刻胶层，停止在所述抗反射介电层；以图案化的所述光刻胶层为掩模，刻蚀所述抗反射介电层，在所述抗反射介电层定义出沟槽图案；以所述抗反射介电层为掩模，刻蚀所述非定形碳层，将所述沟槽图案转移至所述非定形碳层。可选的，所述抗反射介电层和所述光刻胶层之间还形成有底部抗反射层。可选的，所述目标刻蚀层为介电层。可选的，所述目标刻蚀层的材料包括SiOC。可选的，所述前端器件层与所述目标刻蚀层之间形成有第一刻蚀停止层，所述目标刻蚀层和所述硬掩模叠层之间形成有第二刻蚀停止层。可选的，所述第一刻蚀停止层的材料包括NDC，第二刻蚀停止层的材料包括TEOS。可选的，所述非定形碳层的厚度范围为可选的，形成沟槽后还包括：在所述沟槽内填充金属形成金属层。可选的，所述前端器件层通过接触孔与所述金属层连接。综上，本专利技术提供一种半导体结构的制造方法，包括提供前端器件层，并在所述前端器件层上形成目标刻蚀层，在所述目标刻蚀层上形成由非定形碳层、抗反射介电层及光刻胶层组成的硬掩模叠层，然后，图案化所述硬掩模叠层以定义沟槽图案，以刻蚀所述目标刻蚀层形成沟槽，使沟槽与所述前端器件层连接。本专利技术采用非定形碳层、抗反射介电层及光刻胶层组成的硬掩模叠层对所述目标刻蚀层进行刻蚀，利用多层材料间刻蚀选择比的连续向下转移，消除目标刻蚀层刻蚀过程中对光刻胶厚度的依赖，进而避免光刻胶因厚度造成的坍塌现象，提高工艺的可靠性和成品率。另外，本专利技术中半导体结构的制造过程中，仅需要使用氧化物刻蚀设备，而不需要金属刻蚀设备，缩短了生产周期，降低了生产成本。附图说明图1A至图1C为一种半导体结构的制造方法的相应步骤对应的结构示意图；图2为本专利技术一实施例提供的半导体结构的制造方法的流程图；图3A至图3C为本专利技术一实施例提供的半导体结构的制造方法的相应步骤对应的结构示意图；图4A和图4B为半导结构的电镜图。其中，附图标记说明：100-衬底；110-前端器件层；101-层间介质层；102-接触孔；103-第一刻蚀停止层；104-目标刻蚀层；105-第二刻蚀停止层；106-金属硬掩模层；107-抗反射介电层；108-底部抗反射层；109-光刻胶层；120-沟槽；200-衬底；210-前端器件层；201-层间介质层；202-接触孔；203-第一刻蚀停止层；204-目标刻蚀层；205-第二刻蚀停止层；206-非定形碳层；207-抗反射介电层；208-底部抗反射层；209-光刻胶层；210-硬掩模叠层；230-沟槽。具体实施方式集成电路的制造过程会涉及到光刻、刻蚀以及薄膜沉积等工艺，通过光刻和刻蚀工艺可在目标刻蚀层中刻蚀出至少一个开口(包括沟槽、通孔和接触窗口等)，以用于形成目标结构。目前，在目标刻蚀层中形成不同图案特征尺寸(Criticaldimension，CD)的开口前，为避免因图案的特征尺寸(CD)以及图案之间的间距(pitch)不断缩小造成的光刻胶图案的图案缺陷，通常会先在目标刻蚀层上形成金属或金属化合物作为金属硬掩膜层(MetalHardMask，MHM)，来获得更小特征尺寸的全部或者部分开口图形，例如采用氮化钛(TiN)金属硬掩膜(metalhardmask，MHM)工艺，以利用TiN与低介电材料层(LK)和光刻胶层(PR)之间的高刻蚀选择性，通过部分刻蚀通孔(partialviaetch)的方法来形成铜互连制程中的双大马士革结构。以芯片制造后段制程(BackEndofLine，BEOL)中金属硬掩膜(MetalHardmask，MHM)工艺制造第一金属层为例，具体的，首先，如图1A所示，提供前端器件层110，所述前端器件层110包括衬底100及形成在所述衬底100上的晶体管等半导体器件，在前端器件层110中还包括层间介质层101，所述层间介质层101中形成有接触孔(Contact)102，用于连接前端器件层110中的半导体器件与后续形成的金属层。接着，在所述前端器件层110上依次形成第一刻蚀停止层103、目标刻蚀层104、第二刻蚀停止层105、金属硬掩模层106，抗反射介电层107、底部抗反射层108及光刻胶层109。其中，所述目标刻蚀层104例如为低K介电层。对所述光刻胶层109及所述底部抗反射层108进行图案化，以定义沟槽图案，如图1A所示；接着，以图案化的所述第一光刻胶层109及所述底部抗反射层108为掩模，蚀刻所述抗反射介电层107及所述金属硬掩模层106，暴露出所述第二刻蚀停止层105(并且可以在图案化位置去除所述第二刻蚀停止层105的一部分，如图1B所示)，形成沟槽(图中未示出)，并去除剩余的所述光刻胶层109及所述底部抗反射层108；接着，以所述金属硬掩膜层106为掩模，依次蚀刻所述第二刻蚀本文档来自技高网...

【技术保护点】
1.一种半导体结构的制造方法，其特征在于，包括：/n提供前端器件层，并在所述前端器件层上形成目标刻蚀层；/n在所述目标刻蚀层上形成硬掩模叠层，所述硬掩模叠层包括依次形成在所述目标刻蚀层上的非定形碳层、抗反射介电层及光刻胶层；/n图案化所述硬掩模叠层以定义出沟槽图案；/n刻蚀所述目标刻蚀层形成沟槽以暴露出部分所述前端器件层。/n

【技术特征摘要】
1.一种半导体结构的制造方法，其特征在于，包括：
提供前端器件层，并在所述前端器件层上形成目标刻蚀层；
在所述目标刻蚀层上形成硬掩模叠层，所述硬掩模叠层包括依次形成在所述目标刻蚀层上的非定形碳层、抗反射介电层及光刻胶层；
图案化所述硬掩模叠层以定义出沟槽图案；
刻蚀所述目标刻蚀层形成沟槽以暴露出部分所述前端器件层。


2.根据权利要求1所述的半导体结构的制造方法，其特征在于，图案化所述硬掩模叠层的过程包括：
图案化所述光刻胶层，停止在所述抗反射介电层；
以图案化的所述光刻胶层为掩模，刻蚀所述抗反射介电层，在所述抗反射介电层定义出沟槽图案；
以所述抗反射介电层为掩模，刻蚀所述非定形碳层，将所述沟槽图案转移至所述非定形碳层。


3.根据权利要求1所述的半导体结构的制造方法，其特征在于，所述抗反射介电层和所述光刻胶层之间还形成有底部抗反射层。


4.根据权利要求1所述的半导体结...

【专利技术属性】
技术研发人员：卢俊玮，董宗谕，贾涛，
申请(专利权)人：合肥晶合集成电路有限公司，
类型：发明
国别省市：安徽;34