一种数字信号处理电路及方法技术

本发明专利技术公开了一种数字信号处理电路及方法，涉及数据采集技术领域，包括，数字信号处理单元、可编程逻辑单元和数据存储器单元；所述可编程逻辑单元与所述数字信号处理单元连接，所述数据存储器单元与所述数字信号处理单元连接，所述数字信号处理单元用于实时数字信号数据处理，所述数据存储器单元用于所述数字信号处理单元实时计算过程中的数据缓存，所述可编程逻辑单元为时序逻辑控制中心以协调整个电路的工作；本发明专利技术提供了一种数据采集设备的DSP信号处理电路及方法，采用ADI公司的系列芯片作为处理器，并配合必要的外围电路构成硬件测试平台，使得系统整体方案能够满足多通道信号实时分析需求，在实际测试中也取得较好的效果。

【技术实现步骤摘要】
一种数字信号处理电路及方法
本专利技术涉及数据采集
，特别涉及数据实时信号分析，一种数字信号处理电路及方法。
技术介绍
针对地面共振试验及颤振试飞试验中航空发动机、机翼等部件热模态参数的高精度和颤振边界准确预测应用需求，需要研发多通道动态特征测试仪。而其中关键功能为数据实时信号分析。如何实现海量数据的实时处理，同时保证数据分析快捷有效是每个数采设备都要解决的问题。随着数采设备的发展，多通道、高精度、高采样率的数采设备应用渐渐广泛，就需要对数字信号处理电路进行新的软硬件设计，以满足使用要求。
技术实现思路
本专利技术实施例提供了一种数字信号处理电路及方法。为了对披露的实施例的一些方面有一个基本的理解，下面给出了简单的概括。该概括部分不是泛泛评述，也不是要确定关键/重要组成元素或描绘这些实施例的保护范围。其唯一目的是用简单的形式呈现一些概念，以此作为后面的详细说明的序言。本专利技术实施例第一方面提供了一种数字信号处理电路，包括，数字信号处理单元、可编程逻辑单元和数据存储器单元；所述可编程逻辑单元与所述数字信号处理单元连接，所述数据存储器单元与所述数字信号处理单元连接；所述数字信号处理单元用于实时数字信号数据处理；所述数据存储器单元用于所述数字信号处理单元实时计算过程中的数据缓存；所述可编程逻辑单元为时序逻辑控制中心以协调整个电路的工作。优选的，所述可编程逻辑单元与所述数字信号处理单元连接方式为逻辑信号的输入和输出即，逻辑输入和逻辑输出。优选的，所述逻辑输出为所述可编程逻辑单元输出的控制时序信号，实现所述数字信号处理单元与各种外围器件的时序配合。优选的，所述外围器件包括，所述数字信号处理单元的中断系统、存储空间、A/D采样和采样数据传输和数据储存单元。优选的，所述可编程逻辑单元通过输出的所述控制时序信号来控制所述数字信号处理单元的中断的优先级和触发条件。优选的，所述数据存储器单元与所述数字信号处理单元连接方式为通信方式，以通信协议的传输方式将所述数据存储器单元中的数据传输给所述数字信号处单元。优选的，所述数字信号处理单元选用浮点计算的数字信号处理器DSP；所述可编程逻辑单元选用复杂可编程逻辑器件CPLD(ComplexProgrammableLogicDevice)或现场可编程门阵列FPGA(FieldProgrammableGateArray)；所述数据存储器单元选用同步动态随存取内存SDRAM(SynchronousDynamicrandomaccessmemory)。本专利技术实施例第二方面提供了一种数字信号处理方法，根据上述的数字信号处理电路，包括步骤如下：S1：所述数字信号处理单元初始化；S2：清空控制命令字值；S3：开中断程序；S4：关所述中断程序；S5：判断控制命令字值是否等于1；S6：如果等于1，进入自检程序；S7：如果不等于1，开所述中断程序；S8：返回S4。优选的，所述中断程序执行时间Time一定要比一批数据写入先进先出队列FIFO或双口RAM存储器的时间要短。优选的，所述S3和S7的中断程序包括步骤如下：A1：读入先进先出队列FIFO或双口RAM存储器缓冲区dest；A2：批次计数器值加1；A3：判断所述批次计数器值与中断程序执行时间Time是否相等，如果相等所述中断程序结束，如果不相等进入下一步；A4：将所述存储器缓冲区dest中的数据放入存储器缓冲区source；A5：通过接口发出一批数据；A6：批次计数器值清零；A7：地址指针付初值；A8：结束。本专利技术实施例提供的技术方案可以包括以下有益效果：本专利技术提供了一种数字信号处理电路及方法，能够实现海量数据的实时处理。本设计采用ADI的系列的芯片作为处理器，并配合必要的外围电路构成硬件测试平台，使得系统整体方案能够满足多通道信号实时分析需求，在实际测试中也取得较好的效果。应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本专利技术。附图说明图1是根据一示例性实施例示出的数字信号处理电路示意图；图2是根据一示例性实施例示出的数字信号处理主程序流程示意图；图3是根据一示例性实施例示出的数字信号处理中断子程序流程示意图；图4是根据一示例性实施例示出的实施例1电路原理示意图；图中：1—数字信号处理单元，2—可编程逻辑单元，3—数据存储器单元。具体实施方式下面将结合具体实施方案对本专利技术的技术方案进行清楚、完整的描述，但是本领域技术人员应当理解，下文所述的实施方案仅用于说明本专利技术，而不应视为限制本专利技术的范围。基于本专利技术中的实施方案，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施方案，都属于本专利技术保护的范围。下面将结合实施例对本专利技术的优选实施方式进行详细说明。需要理解的是以下实施例的给出仅是为了起到说明的目的，并不是用来限制本专利技术的保护范围。本领域的技术人员在不背离本专利技术的宗旨和精神的情况下，可以对本专利技术进行各种修改和替换，所有这些修改和替换都落入了本专利技术权利要求书请求保护的范围内。下述实施例中所使用的实验方法如无特殊说明，均为常规方法。下述实施例中所用的材料、试剂等，如无特殊说明，均可通过商业途径获得。实施例1如图1所示的，一种数字信号处理电路，包括，数字信号处理单元1、可编程逻辑单元2和数据存储器单元3；所述可编程逻辑单元与所述数字信号处理单元连接，所述数据存储器单元与所述数字信号处理单元连接；所述数字信号处理单元用于实时数字信号数据处理；所述数据存储器单元用于所述数字信号处理单元实时计算过程中的数据缓存；所述可编程逻辑单元为时序逻辑控制中心以协调整个电路的工作。根据上述方案，进一步，所述可编程逻辑单元与所述数字信号处理单元连接方式为逻辑信号的输入和输出即，逻辑输入和逻辑输出。根据上述方案，进一步，所述逻辑输出为所述可编程逻辑单元输出的控制时序信号，实现所述数字信号处理单元与各种外围器件的时序配合。根据上述方案，进一步，所述外围器件包括，所述数字信号处理单元的中断系统、存储空间、A/D采样和采样数据传输和数据储存单元。根据上述方案，进一步，所述可编程逻辑单元通过输出的所述控制时序信号来控制所述数字信号处理单元的中断的优先级和触发条件。根据上述方案，进一步，所述数据存储器单元与所述数字信号处理单元连接方式为通信方式，以通信协议的传输方式将所述数据存储器单元中的数据传输给所述数字信号处理单元。具体实施例中，如图4所示，所述数字信号处理单元选用浮点计算的数字信号处理器DSP，DSP芯片采用SHARC系统DSP，其具有优异的浮点处理能力并且无需额外的逻辑电路。具体地，采用ADI公司的ADSP-21065L型DSP芯片，其是本文档来自技高网...

【技术保护点】
1.一种数字信号处理电路，其特征在于，包括，数字信号处理单元、可编程逻辑单元和数据存储器单元；/n所述可编程逻辑单元与所述数字信号处理单元连接，所述数据存储器单元与所述数字信号处理单元连接；/n所述数字信号处理单元用于实时数字信号数据处理；/n所述数据存储器单元用于所述数字信号处理单元实时计算过程中的数据缓存；/n所述可编程逻辑单元为时序逻辑控制中心以协调整个电路的工作。/n

【技术特征摘要】
1.一种数字信号处理电路，其特征在于，包括，数字信号处理单元、可编程逻辑单元和数据存储器单元；
所述可编程逻辑单元与所述数字信号处理单元连接，所述数据存储器单元与所述数字信号处理单元连接；
所述数字信号处理单元用于实时数字信号数据处理；
所述数据存储器单元用于所述数字信号处理单元实时计算过程中的数据缓存；
所述可编程逻辑单元为时序逻辑控制中心以协调整个电路的工作。


2.根据权利要求1所述的数字信号处理电路，其特征在于，所述可编程逻辑单元与所述数字信号处理单元连接方式为逻辑信号的输入和输出即，逻辑输入和逻辑输出。


3.根据权利要求2所述的数字信号处理电路，其特征在于，所述逻辑输出为所述可编程逻辑单元输出的控制时序信号，实现所述数字信号处理单元与各种外围器件的时序配合。


4.根据权利要求3所述的数字信号处理电路，其特征在于，所述外围器件包括，所述数字信号处理单元的中断系统、存储空间、A/D采样和采样数据传输和数据储存单元。


5.根据权利要求4所述的数字信号处理电路，其特征在于，所述可编程逻辑单元通过输出的所述控制时序信号来控制所述数字信号处理单元的中断的优先级和触发条件。


6.根据权利要求1所述的数字信号处理电路，其特征在于，所述数据存储器单元与所述数字信号处理单元连接方式为通信方式，以通信协议的传输方式将所述数据存储器单元中的数据传输给所述数字信号处理单元。


7.根据权利要求1所述的数字信号处理电路，其特征在于，所述数字信号处理单元选用浮点计算的数字信号处理器DSP；...

【专利技术属性】
技术研发人员：邢优胜，
申请(专利权)人：恒信大友北京科技有限公司，
类型：发明
国别省市：北京;11