用于存储器架构的解码器结构制造技术

用于存储器架构的解码器结构。一种用于在存储器架构中选择存储器单元的列的解码器结构包括：组织成不同行的解码器单元的阵列。每行包括被配置为接收相同的输入信号的解码器单元的多个子列组。行中的解码器单元的每个子列组联接至后续行的解码器单元的子列组。解码器结构还包括连接到行的解码器单元以形成多个反相器块的多个预充电晶体管。

【技术实现步骤摘要】
用于存储器架构的解码器结构
本公开涉及一种用于存储器架构的解码器结构。
技术介绍
通常，储存装置是在诸如计算机、智能电话或智能平板之类的主机装置的控制下存储数据的装置。根据提供用于存储数据的装置的类型，储存装置的示例可以分类为将数据存储在磁盘中的诸如硬盘驱动器(HDD)之类的装置以及将数据存储在半导体存储器(尤其是非易失性存储器)中的诸如固态驱动器(SSD)或存储卡之类的装置。储存装置可以包括：存储数据的存储器装置；以及被配置为将数据存储到存储器装置的存储器控制器。储存装置可以被分类为易失性存储器装置或非易失性存储器装置。非易失性存储器的代表性示例包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存、相变随机存取存储器(PRAM)、磁RAM(MRAM)、电阻RAM(RRAM)、铁电RAM(FRAM)等。如本文所使用的，术语“存储器装置”可以与术语“存储器架构”互换。众所周知，当今存储器装置是许多电子系统中越来越重要且必要的部件。为了使电子系统更紧凑和本文档来自技高网...

【技术保护点】
1.一种用于在存储器架构中选择存储器单元的列的解码器结构，该解码器结构包括：/n解码器单元的阵列，所述解码器单元的阵列布置成不同的行，/n其中，每行包括被配置为接收相同的输入信号的解码器单元的多个子列组，并且/n其中，行中的解码器单元的每个子列组联接至后续行的解码器单元的子列组；以及/n多个预充电晶体管，所述多个预充电晶体管连接到所述解码器单元，/n其中，所述相同的输入信号被输入到一行的解码器单元的多个子列组的预充电晶体管的控制端，/n其中，所述多个预充电晶体管当中的预充电晶体管联接在预定电力电平和对应行的内部节点之间，并且/n其中，对应于相邻行的输入信号被施加到所述预充电晶体管。/n

【技术特征摘要】
20190211 IT 1020190000019471.一种用于在存储器架构中选择存储器单元的列的解码器结构，该解码器结构包括：
解码器单元的阵列，所述解码器单元的阵列布置成不同的行，
其中，每行包括被配置为接收相同的输入信号的解码器单元的多个子列组，并且
其中，行中的解码器单元的每个子列组联接至后续行的解码器单元的子列组；以及
多个预充电晶体管，所述多个预充电晶体管连接到所述解码器单元，
其中，所述相同的输入信号被输入到一行的解码器单元的多个子列组的预充电晶体管的控制端，
其中，所述多个预充电晶体管当中的预充电晶体管联接在预定电力电平和对应行的内部节点之间，并且
其中，对应于相邻行的输入信号被施加到所述预充电晶体管。


2.根据权利要求1所述的解码器结构，其中：
所述解码器单元包括NMOS晶体管；并且
所述预充电晶体管包括PMOS晶体管。


3.根据权利要求1所述的解码器结构，其中，所述解码器单元的阵列被布置为包括：
第一行，所述第一行包括具有被配置为接收相应的第一级输入信号的控制端的多个第一级解码器单元；
第二行，所述第二行包括具有被配置为接收相应的第二级输入信号的控制端的多个第二级解码器单元；以及
第三行，所述第三行包括具有被配置为接收相应的第三级输入信号的控制端的多个第三级解码器单元，并且
其中，所述多个预充电晶体管包括：
第二级预充电晶体管，所述第二级预充电晶体管连接到高电压基准并且连接到对应于内部节点的每个第二级解码器单元以形成多个第二级反相器块；以及
第三级预充电晶体管，所述第三级预充电晶体管连接到所述高电压...

【专利技术属性】
技术研发人员：S·马祖凯利，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR