一种标准MOS工艺下提升性能的差分输入对管及提升方法技术

本发明专利技术提供了一种标准MOS工艺下提升差分输入对管性能的方法，本方法实现了在不增大版图面积的前提下，尽可能减少MOS管漏极的寄生电容，将MOS管的栅分解成阵列结构，栅极使用圆形画法，将漏极包围，并压缩漏极到工艺允许最小尺寸，此时栅极外侧为源极，输入对管的源极正好可以共享连接。通过缩小周长，避免拐角，提高单位面积MOS管效率，降低差分输入对管的寄生电容，从而提高工作频率，并提升匹配性能，减少差分输入对管的失调电压。

【技术实现步骤摘要】
一种标准MOS工艺下提升性能的差分输入对管及提升方法
本专利技术涉及模拟集成电路
，具体是涉及一种标准MOS工艺下提升性能的差分输入对管及提升方法。
技术介绍
一般的输入差分对管广泛应用于运算放大器、比较器等电路中的输入级，用于产生输入放大信号，由共源极连接的两个MOS管所构成，可以分为PMOS管及NMOS管两种情况。图1a、图1b是标准MOS管的矩形图案画法，由于不可避免的存在一定的匹配误差，想要使MOS管的匹配误差越小，MOS管栅极的尺寸就需要越大。因此在具有高精度要求的电路领域中，一般输入对管的尺寸相对较大，其产生的漏极寄生电容就越大，该问题限制了电路的响应速度。在传统的方法中为了尽可能的减小版图面积，降低电路的导通电阻，一种方法是将正方形的栅极单元进行阵列排布，其漏极区位于各个栅极单元内，源极区位于各个栅极单元之间的方法，图2是该方法的版图，其漏极存在较大的寄生电容，栅极存在拐角，匹配性能受到限制，一般用于功率开关管领域。
技术实现思路
针对现有技术存在的不足，本专利技术实施例的目的在于提供一种标准MOS工艺下提升性能的差分输入对管及提升方法，以解决上述
技术介绍
中的问题。为实现上述目的，本专利技术提供如下技术方案：一种标准MOS工艺下提升性能的差分输入对管，包括：呈规则排布的多个栅极单元；位于各个栅极单元内的漏极区；位于各个栅极单元之间的源极区。作为本专利技术进一步的方案，所述栅极单元呈圆形，栅极单元包括圆外及圆内两部分，圆内为漏极区，圆外为源极区，相邻的两个栅极单元之间存在预设的间隔距离。作为本专利技术进一步的方案，还包括位于各个栅极单元内中心处的漏极接触孔；位于以上所述四个栅极单元的相互相邻的源极区中心处的源极接触孔。作为本专利技术进一步的方案，所述呈规则排布的方式为呈阵列排布，栅极单元阵列连接后成斜对称。作为本专利技术进一步的方案，所述栅极区为闭环形式；源极接触孔和漏极接触孔为圆形或多边形；源极、漏极采用斜线对称的方法连接，漏极接栅极内侧，源极共享连接栅极外侧；所述的栅极区应具有与所述漏极区的形状相对应的形状。本专利技术还提供了一种标准MOS工艺下提升差分输入对管性能的方法，包括以下步骤：通过阵列的方式将多个栅极单元进行排布，其中每个栅极单元均包括圆外及圆内，相邻的两个栅极单元之间存在预定的间隔距离；形成位于各个栅极单元内的漏极区；形成位于各个栅极单元内的漏极区的中心处的漏极接触孔；形成位于各个栅极单元之间的源极区；形成位于以上所述四个栅极单元的相互相邻的源极区的中心处的源极接触孔。作为本专利技术进一步的方案，所述栅极区被形成为闭环形式。作为本专利技术进一步的方案，所述源极接触孔和漏极接触孔应为圆形或多边形。综上所述，本专利技术实施例与现有技术相比具有以下有益效果：1、本专利技术实现了在不增大版图面积的前提下，通过缩小图形周长尽可能减少MOS管漏极的寄生电容。2、本专利技术的方法在不改变标准MOS工艺制程下，为了避免拐角，改变MOS管形状为圆形，对MOS管阵列进行匹配的连接，可以提高单位面积MOS管效率，降低差分输入对管的寄生电容，从而提高工作频率，且可提升匹配性能，减少差分输入对管的失调电压。3、本方法实现了在不增大版图面积的前提下，尽可能减少MOS管漏极的寄生电容，将MOS管的栅分解成阵列结构，栅极使用圆形画法，将漏极包围，并压缩漏极到工艺允许最小尺寸，此时栅极外侧为源极，输入对管的源极正好可以共享连接。通过缩小周长，避免拐角，提高单位面积MOS管效率，降低差分输入对管的寄生电容，从而提高工作频率，并提升匹配性能，减少差分输入对管的失调电压。为更清楚地阐述本专利技术的结构特征和功效，下面结合附图与具体实施例来对本专利技术进行详细说明。附图说明：图1a、图1b分别是标准MOS管的矩形图案画法及对应符号；图2是该传统方法MOS管的版图；图3是本专利技术实施例的MOS管版图；图4是本专利技术实施例的MOS管金属层版图。具体实施方式：下面结合附图和具体实施例对本专利技术的技术方案做进一步的说明。参照图3所示，一种标准MOS工艺下提升性能的差分输入对管，包括呈阵列排布的多个栅极单元1，其中每个栅极单元1呈圆形，每个栅极单元1均包括圆外及圆内两部分，相邻的两个栅极单元之间存在预定的间隔距离；如图3中所示的，栅极单元阵列连接均采用斜线对称的方法；位于各个栅极单元内的漏极区2；位于各个栅极单元内的漏极区的中心处的漏极接触孔；位于各个栅极单元之间的源极区4；位于以上所述四个栅极单元1的相互相邻的源极区中心处的源极接触孔3。在本专利技术的优选实施例中，其中栅极区被形成为闭环形式；源极接触孔和漏极接触孔为圆形或多边形；源极和漏极的连接方法均采用斜线对称的方法，漏极接栅极内侧，源极共享连接栅极外侧；以及在本专利技术中栅极区应具有与漏极区的形状相对应的形状。本专利技术实现了在不增大版图面积的前提下，通过缩小图形周长尽可能减少MOS管漏极的寄生电容；以及在不改变标准MOS工艺制程下，为了避免拐角，改变MOS管形状为圆形，对MOS管阵列进行匹配的连接，可以提高单位面积MOS管效率，降低差分输入对管的寄生电容，从而提高工作频率，且可提升匹配性能，减少差分输入对管的失调电压。本专利技术还提供了一种标准MOS工艺下提升差分输入对管性能的方法：参照图3所示，包括：（1）输入差分对管的画法：一般的输入差分对管广泛应用于运算放大器、比较器等电路中的输入级，用于产生输入放大信号，由共源极连接的两个MOS管所构成，可以分为PMOS管及NMOS管两种情况。标准MOS管的画法是矩形图案，本专利技术方法在不改变标准MOS工艺下，改变MOS管形状为圆形，对MOS管陈列进行匹配的连接。（2）栅极的画法及连接方法：最佳的方法是将MOS管的栅分解成阵列结构，使用圆形画法，栅极将漏极包围，压缩漏极的尺寸到工艺允许的范围，此时栅极的外侧为源极，输入对管的源极正好可以进行共享连接。（3）栅极、源极和漏极的连接方法：为了进一步提高匹配性能和最大程度降低连接的复杂度，栅极阵列连接采用斜线对称的方法，相邻MOS管的栅极间隔相连，图4为其4X4阵列示意图，漏极接栅极的内侧，源极共享连接栅极的外侧。本专利技术方法实现了在不增大版图面积的前提下，尽可能减少MOS管漏极的寄生电容，将MOS管的栅分解成阵列结构，栅极使用圆形画法，将漏极包围，并压缩漏极到工艺允许最小尺寸，此时栅极外侧为源极，输入对管的源极正好可以共享连接。通过缩小周长，避免拐角，提高单位面积MOS管效率，降低差分输入对管的寄生电容，从而提高工作频率，并提升匹配性能，减少差分输入对管的失调电压。以下提供一本专利技术的具体实施例实施例1图3是本专利技术实施例的MOS管版图。如图3所示，在MOS管版图中，几乎所有的区域都覆盖了有源区，本文档来自技高网...

【技术保护点】
1.一种标准MOS工艺下提升性能的差分输入对管，其特征在于，包括：/n呈规则排布的多个栅极单元；/n位于各个栅极单元内的漏极区；/n位于各个栅极单元之间的源极区。/n

【技术特征摘要】
1.一种标准MOS工艺下提升性能的差分输入对管，其特征在于，包括：
呈规则排布的多个栅极单元；
位于各个栅极单元内的漏极区；
位于各个栅极单元之间的源极区。


2.如权利要求1所述的一种标准MOS工艺下提升性能的差分输入对管，其特征在于，所述栅极单元呈圆形，栅极单元包括圆外及圆内两部分，圆内为漏极区，圆外为源极区，相邻的两个栅极单元之间存在预设的间隔距离。


3.如权利要求2所述的一种标准MOS工艺下提升性能的差分输入对管，其特征在于，还包括位于各个栅极单元内中心处的漏极接触孔；位于以上所述四个栅极单元的相互相邻的源极区中心处的源极接触孔。


4.如权利要求3所述的一种标准MOS工艺下提升性能的差分输入对管，其特征在于，所述呈规则排布的方式为呈阵列排布，栅极单元阵列连接后成斜对称。


5.如权利要求1-4任一项所述的一种标准MOS工艺下提升性能的差分输入对管，其特征在于，所述栅极区为闭...

【专利技术属性】
技术研发人员：胡枭，郭智文，张超，
申请(专利权)人：赛卓电子科技上海有限公司，
类型：发明
国别省市：上海;31