半导体器件及其制造方法技术

本发明专利技术涉及一种半导体器件及其制造方法：第一导电类型衬底；第一导电类型外延层，位于所述第一导电类型衬底上方；沟槽，位于所述第一导电类型外延层内；第一导电类型扩散区，位于所述第一导电类型外延层内，且位于所述沟槽外围；第二导电类型外延层，位于所述沟槽内；第二导电类型第一注入区，位于所述第一导电类型外延层内，且位于所述第一导电类型扩散区远离所述沟槽的两侧；第一导电类型注入区，位于对应的所述第二导电类型第一注入区内靠近所述第一导电类型扩散区的一侧。通过在第一导电类型外延层内形成第二导电类型外延层，在该多层外延的结构基础上形成两组横向二极管并联结构，降低了寄生电容。

【技术实现步骤摘要】
半导体器件及其制造方法
本专利技术涉及半导体芯片制造工艺
，特别是涉及半导体器件及其制造方法。
技术介绍
功率器件防护芯片是一种用于保护敏感半导体器件，使其免遭瞬态电压浪涌破坏而特别设计的固态半导体器件，它具有箝位系数小、体积小、响应快、漏电流小和可靠性高等优点，因而在电压瞬变和浪涌防护上得到了广泛的应用。低电容功率器件防护芯片适用于高频电路的保护器件，因为它可以减少寄生电容对电路的干扰，降低高频电路信号的衰减。静电放电(ESD)以及其他一些电压浪涌形式随机出现的瞬态电压，通常存在于各种电子器件中。随着半导体器件日益趋向小型化、高密度和多功能，电子器件越来越容易受到电压浪涌的影响，甚至导致致命的伤害。从静电放电到闪电等各种电压浪涌都能诱导瞬态电流尖峰，功率器件防护芯片通常用来保护敏感电路不受到浪涌的冲击。基于不同的应用，功率器件防护芯片可以通过改变浪涌放电通路和自身的箝位电压来起到电路保护作用。为了节省芯片面积，并且获得更高的抗浪涌能力。目前，常用的大电流功率器件防护芯片的结构如图1所示，图中，1’表示P型硅衬底，2’表示N型扩散区域，3’表示多晶硅，该功率器件防护芯片的寄生电容比较大、防护效果比较差。
技术实现思路
基于此，有必要针对现有的功率器件防护芯片寄生电容大、防护效果差的问题，提供一种半导体器件及其制造方法，可以达到功率器件防护功能，并能降低器件寄生电容，漏电小，可靠性高。一种半导体器件，其特征是，所述的半导体器件包括：第一导电类型衬底；第一导电类型外延层，位于所述第一导电类型衬底上方；沟槽，位于所述第一导电类型外延层内；第一导电类型扩散区，位于所述第一导电类型外延层内，且位于所述沟槽外围；第二导电类型外延层，位于所述沟槽内；第二导电类型第一注入区，位于所述第一导电类型外延层内，且位于所述第一导电类型扩散区远离所述沟槽的两侧；第一导电类型注入区，位于对应的所述第二导电类型第一注入区内靠近所述第一导电类型扩散区的一侧。在其中一实施例中，还包括：第二导电类型第二注入区，位于对应的所述第二导电类型第一注入区内远离所述第一导电类型扩散区的一侧。在其中一实施例中，还包括：第一金属层，与一所述第二导电类型第二注入区接触；第二金属层，与所述第二导电类型外延层接触；第三金属层，与另一所述第二导电类型第二注入区接触。在其中一实施例中：两个所述第一导电类型注入区分别延伸至所述第一导电类型扩散区。在其中一实施例中：所述第一导电类型注入区的离子掺杂浓度大于所述第一导电类型扩散区的离子掺杂浓度。在其中一实施例中：所述第二导电类型第一注入区的深度大于所述第一导电类型扩散区的深度；所述第一导电类型注入区的深度小于所述第一导电类型扩散区的深度。一种半导体器件的制造方法，其特征是，包括以下步骤：提供第一导电类型衬底；于所述第一导电类型衬底上方形成第一导电类型外延层；于所述第一导电类型外延层内形成沟槽；于所述沟槽外围的所述第一导电类型外延层内形成第一导电类型扩散区；于所述沟槽内形成第二导电类型外延层；于所述第一导电类型外延层内形成第二导电类型第一注入区，所述第二导电类型第一注入区位于所述第一导电类型扩散区远离所述沟槽的两侧；于所述第二导电类型第一注入区内靠近所述第一导电类型扩散区的一侧形成第一导电类型注入区。在其中一实施例中，还包括：于所述第二导电类型第一注入区内远离所述第一导电类型扩散区的一侧形成第二导电类型第二注入区。在其中一实施例中：所述第一导电类型注入区自所述第二导电类型第一注入区内延伸至所述第一导电类型扩散区内。在其中一实施例中：所述第二导电类型第一注入区的深度大于所述第一导电类型扩散区的深度；所述第一导电类型注入区的深度小于所述第一导电类型扩散区的深度。本专利技术提供的半导体器件及其制造方法，较现有技术具有以下优点：通过在第一导电类型外延层内形成第二导电类型外延层，在该多层外延的结构基础上形成两组横向二极管并联结构，降低了寄生电容；PN结采用第二导电类型外延层来形成，因此可以形成高浓度掺杂的PN结，其击穿电压低，缺陷少，漏电少，器件可靠性高。附图说明图1为现有技术中的功率器件防护芯片的结构示意图；图2为本专利技术的半导体器件的制造方法流程图；图3为本专利技术的半导体器件的制造方法的实施例中步骤S11所得半导体器件的结构示意图；图4为本专利技术的半导体器件的制造方法的实施例中步骤S12所得半导体器件的结构示意图；图5为本专利技术的半导体器件的制造方法的实施例中去除图4中的第一图形化掩膜层以后所得的半导体器件的结构示意图；图6为本专利技术的半导体器件的制造方法的实施例中步骤S13所得半导体器件的结构示意图；图7为本专利技术的半导体器件的制造方法的实施例中步骤S14所得半导体器件的结构示意图；图8为本专利技术的半导体器件的制造方法的实施例中步骤S15所得半导体器件的结构示意图；图9为本专利技术的半导体器件的制造方法的实施例中步骤S16所得半导体器件的结构示意图；图10为本专利技术的半导体器件的制造方法的实施例中步骤S172所得半导体器件的结构示意图；图11为本专利技术的半导体器件的制造方法的实施例中步骤S173所得半导体器件的结构示意图；图12为本专利技术的半导体器件的等效电路图。具体实施方式为了便于理解本专利技术，下面将参照相关附图对本专利技术进行更全面的描述。附图中给出了本专利技术的首选实施例。但是，本专利技术可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本专利技术的公开内容更加透彻全面。除非另有定义，本文所使用的所有的技术和科学术语与属于本专利技术的
的技术人员通常理解的含义相同。本文中在本专利技术的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本专利技术。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本专利技术教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。空间关系术语例如“在...下”、“在...下面”本文档来自技高网...

【技术保护点】
1.一种半导体器件，其特征在于，所述的半导体器件包括：/n第一导电类型衬底；/n第一导电类型外延层，位于所述第一导电类型衬底上方；/n沟槽，位于所述第一导电类型外延层内；/n第一导电类型扩散区，位于所述第一导电类型外延层内，且位于所述沟槽外围；/n第二导电类型外延层，位于所述沟槽内；/n第二导电类型第一注入区，位于所述第一导电类型外延层内，且位于所述第一导电类型扩散区远离所述沟槽的两侧；/n第一导电类型注入区，位于对应的所述第二导电类型第一注入区内靠近所述第一导电类型扩散区的一侧。/n

【技术特征摘要】
1.一种半导体器件，其特征在于，所述的半导体器件包括：
第一导电类型衬底；
第一导电类型外延层，位于所述第一导电类型衬底上方；
沟槽，位于所述第一导电类型外延层内；
第一导电类型扩散区，位于所述第一导电类型外延层内，且位于所述沟槽外围；
第二导电类型外延层，位于所述沟槽内；
第二导电类型第一注入区，位于所述第一导电类型外延层内，且位于所述第一导电类型扩散区远离所述沟槽的两侧；
第一导电类型注入区，位于对应的所述第二导电类型第一注入区内靠近所述第一导电类型扩散区的一侧。


2.根据权利要求1所述的半导体器件，其特征在于，还包括：
第二导电类型第二注入区，位于对应的所述第二导电类型第一注入区内远离所述第一导电类型扩散区的一侧。


3.根据权利要求2所述的半导体器件，其特征在于，还包括：
第一金属层，与一所述第二导电类型第二注入区接触；
第二金属层，与所述第二导电类型外延层接触；
第三金属层，与另一所述第二导电类型第二注入区接触。


4.根据权利要求2所述的半导体器件，其特征在于：
两个所述第一导电类型注入区分别延伸至所述第一导电类型扩散区。


5.根据权利要求1所述的半导体器件，其特征在于：
所述第一导电类型注入区的离子掺杂浓度大于所述第一导电类型扩散区的离子掺杂浓度。


6.根据权利要求1所述的半导体器件，...

【专利技术属性】
技术研发人员：李理，
申请(专利权)人：深圳方正微电子有限公司，
类型：发明
国别省市：广东;44