【技术实现步骤摘要】
三维集成电路及其制造方法
本专利技术涉及一种封装体及其制造方法，且特别是涉及一种三维集成电路及其制造方法。
技术介绍
随着电子芯片微型化以及多功能性的需求，芯片的整合变得相当复杂，而封装技术也随着其产品的需求而有所改变。近年来，开始将二维集成电路(two-dimensionalintegratedcircuit，2DIC)垂直整合发展至三维集成电路(three-dimensionalintegratedcircuit，3DIC)，由此改善集成电路的处理能力与功耗。然而，3DIC的制作工艺仍面临许多挑战。
技术实现思路
本专利技术的目的在于提供一种三维集成电路，其将阻挡层配置在混合接合介电层与混合接合金属层之间，以抑制金属焊垫的金属元素扩散至接合介电层中，进而避免漏电流的情况产生。为达上述目的，本专利技术提供一种三维集成电路包括第一晶片、第二晶片以及混合接合结构。第二晶片通过混合接合结构与第一晶片接合在一起。混合接合结构包括配置在混合接合介电层与混合接合金属层之间的阻挡层。在本专利技术的一实...
【技术保护点】
1.一种三维集成电路，其特征在于，包括：/n第一晶片；以及/n第二晶片，通过混合接合结构与所述第一晶片接合在一起，其中所述混合接合结构包括阻挡层，其配置在混合接合介电层与混合接合金属层之间。/n
【技术特征摘要】
1.一种三维集成电路，其特征在于，包括：
第一晶片；以及
第二晶片，通过混合接合结构与所述第一晶片接合在一起，其中所述混合接合结构包括阻挡层，其配置在混合接合介电层与混合接合金属层之间。
2.如权利要求1所述的三维集成电路，其中所述阻挡层的材料源自于所述混合接合介电层与所述混合接合金属层，且所述阻挡层与所述混合接合介电层以及所述混合接合金属层直接接触。
3.如权利要求1所述的三维集成电路，其中所述阻挡层的材料包括氧化锰(MnO)、硅酸锰(MnSiO)、氮氧化锰(MnON)、氧化钴(CoO)或其组合。
4.如权利要求1所述的三维集成电路，其中所述阻挡层的厚度介于0.5nm至1.0nm之间。
5.如权利要求1所述的三维集成电路，其中所述混合接合结构包括：
第一部分，其包括彼此接合的第一接合金属层与第二接合金属层；
第二部分，其包括彼此接合的第一接合介电层与第二接合介电层；以及
第三部分，其包括彼此接合的所述第一接合金属层与所述第二接合介电层、彼此接合的所述第一接合介电层与所述第二接合金属层以及配置在所述第一接合金属层与所述第二接合介电层之间以及配置在所述第一接合介电层与所述第二接合金属层之间的所述阻挡层。
6.如权利要求5所述的三维集成电路，其中所述第一接合金属层与所述第二接合金属层中的至少一者的材料包括主要金属，所述主要金属包括锰、钴或其组合，且所述主要金属的含量大于50wt％。
7.如权利要求5所述的三维集成电路，其中所述第一接合介电层与所述第二接合介电层的材料分别包括：氧化硅、氮化硅、氮氧化硅、氮掺杂碳化物、碳化硅、碳氧化硅或其组合。
8.如权利要求5所述的三维集成电路，其中所述第一晶片包括内埋在第一介电层中的第一金属焊垫，所述第一金属焊垫电连接至所述第一接合金属层，且所述第一金属焊垫与所述第一接合金属层之间的界面包括平面、弧面或其组合。
9.如权利要求5所述的三维集成电路，其中所述第一金属焊垫包括：
第一金属层；以及
第一阻障层，包覆所述第一金属层的表面以隔离所述第一金属层与所述第一介电层，其中所述第一接合金属层覆盖所述第一金属层的顶面与所述第一阻障层的顶面。
10.如权利要求9所述的三维集成电路，其中所述第一金属层的材料与所述第一接合金属层的材料不同，且所述第一金属层的材料包括铜、铝、铝铜、钨或其组合。
11.一种三维集成电路的制造方法，包括：
提供第一晶片；以及
通过混合接合结构将第二晶片...
【专利技术属性】
技术研发人员：陈春宏，林明哲，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：中国台湾;71
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