【技术实现步骤摘要】
一种时钟输出电路
本申请涉及集成电路
，尤其涉及一种时钟输出电路。
技术介绍
在大规模集成电路系统中时钟是各个子系统协同工作的基本保障，分频器是处理时钟的基本电路之一，几乎所有的数字集成电路系统都会使用分频器对频率较高的时钟进行分频，以满足各子系统的时钟需求。专利技术人发现，相关技术中的分频技术方案中不支持奇数分频，不能极大满足各子系统的任意分频的时钟需求。
技术实现思路
本申请提供一种时钟输出电路，用以实现输出任意分频时钟，来满足各子系统对于分频时钟的需求。第一方面，本申请提供一种时钟输出电路，该电路包括分频时钟输出单元，所述分频时钟输出单元包括：参数同步电路、第一计数器、第一比较器、第一输出寄存器以及第一输出缓存器，其中：所述参数同步电路，用于获取外部输入的配置参数，并将所述配置参数同步到参考时钟域下，得到分频使能同步信号和分频系数；其中，所述配置参数中包括所述分频系数的配置值；所述第一计数器，用于根据所述分频使能同步信号在所述参考时钟信号的每个上升沿时刻进行一次...
【技术保护点】
1.一种时钟输出电路，其特征在于，所述电路包括分频时钟输出单元，所述分频时钟输出单元包括：参数同步电路、第一计数器、第一比较器、第一输出寄存器以及第一输出缓存器，其中：/n所述参数同步电路，用于获取外部输入的配置参数，并将所述配置参数同步到参考时钟域下，得到分频使能同步信号和分频系数；其中，所述配置参数中包括所述分频系数的配置值；/n所述第一计数器，用于根据所述分频使能同步信号在所述参考时钟信号的每个上升沿时刻进行一次计数，并在接收到所述第一比较器发送的第一计数清零信号时进行计数清零；/n所述第一比较器，用于比较所述第一计数器的计数数值与所述分频系数得到第一比较结果，并根据...
【技术特征摘要】
1.一种时钟输出电路，其特征在于，所述电路包括分频时钟输出单元，所述分频时钟输出单元包括：参数同步电路、第一计数器、第一比较器、第一输出寄存器以及第一输出缓存器，其中：
所述参数同步电路，用于获取外部输入的配置参数，并将所述配置参数同步到参考时钟域下，得到分频使能同步信号和分频系数；其中，所述配置参数中包括所述分频系数的配置值；
所述第一计数器，用于根据所述分频使能同步信号在所述参考时钟信号的每个上升沿时刻进行一次计数，并在接收到所述第一比较器发送的第一计数清零信号时进行计数清零；
所述第一比较器，用于比较所述第一计数器的计数数值与所述分频系数得到第一比较结果，并根据所述第一比较结果输出与所述第一比较结果相匹配的第一电平信号；若获取到所述计数数值大于或等于所述分频系数值的比较结果时，向所述第一计数器发送所述第一计数清零信号；
所述第一输出寄存器，用于寄存所述第一电平信号，并将所述第一电平信号输出给所述第一输出缓存器；
所述第一输出缓存器，用于根据所述第一电平信号，输出分频时钟。
2.根据权利要求1所述的电路，其特征在于，所述配置参数中还包括至少一个相位选择参数的配置值；所述参数同步电路在将所述配置参数同步到参考时钟域下之后，还得到相位选择参数；
所述分频时钟输出单元还包括：至少一个分频且调相时钟输出单元；
每个分频且调相时钟输出单元包括：第三比较器、使能发生电路、第二计数器、第二比较器、第二输出寄存器以及第二输出缓存器，其中：
所述第三比较器，用于比较所述第一计数器的计数数值与所述相位选择参数，并根据第三比较结果输出相匹配的第三电平信号；
所述使能发生电路，用于在所述第三电平信号为高电平时，产生有效的调相使能信号并保持；其中，所述有效的调相使能信号用以触发所述第二计数器开始计数；
所述第二计数器，用于根据所述调相使能信号在所述参考时钟信号的每个上升沿时刻进行一次计数，并在接收到所述第二比较器发送的第二计数清零信号时进行计数清零；
所述第二比较器，用于比较所述第二计数器的计数数值与所述分频系数得到第二比较结果，并根据所述第二比较结果输出相匹配的第二电平信号；若获取到所述计数数值大于所述分频系数值的比较结果时，向所述第二计数器发送所述第二计数清零信号；
所述第二输出寄存器，用于寄存所述第二电平信号，并将所述第二电平信号输出给所述第二输出缓存器；
所述第二输出缓存器，用于根据所述第二电平信号，输出分频且调相时钟。
3.根据权利要求1或2...
【专利技术属性】
技术研发人员：杨超，孙海年，徐建，方伟，
申请(专利权)人：浙江大华技术股份有限公司，
类型：发明
国别省市：浙江;33
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