延迟锁相环的鉴相电路制造技术

本发明专利技术提供了一种延迟锁相环的鉴相电路，包括分频电路、重定时电路、参考延时电路和鉴相器主体电路，所述分频电路与所述重定时电路连接，所述重定时电路与所述参考延时电路连接，所述参考延时电路与所述鉴相器主体电路连接。所述延迟锁相环的鉴相电路中，包括分频电路、重定时电路、参考延时电路和鉴相器主体电路，在所述鉴相器主体电路的基础上增加了所述分频电路、所述重定时电路和所述参考延时电路，从而能够将延迟后的分频参考时钟与分频反馈时钟对齐，从而扩大了锁相环的锁定范围。

【技术实现步骤摘要】
延迟锁相环的鉴相电路
本专利技术涉及延迟锁相环
，尤其涉及一种延迟锁相环的鉴相电路。
技术介绍
延迟锁相环(delaylockloop，DLL)广泛应用于高速数据传输中，特别是在双倍数据速率(DoubleDataRate，DDR)和串行器(SERializer，SERDES)系统中用DLL来补偿时钟分布网络的偏移。DLL的典型结构如图1所示，包括鉴相器(phasedetector，PD)、电荷泵(chargepump，CP)、环路滤波器(loopfilter，LPF)和压控延迟链(voltagecontroldelayline，VCDL)，参考时钟ref_clk和经过VCDL后得到的反馈时钟fbk_clk为PD的输入，PD通过比较ref_clk和fbk_clk的相位差来控制CP对LPF的充放电，从而得到VCDL的控制电压vctrl。PD的典型结构如图2所示，包括第一D触发器、第二D触发器、或门和与门，第一D触发器的输出端输出控制电荷泵充电的up信号，且与与门的第一输入端连接，第二D触发器的输出端输出控制电荷泵放电的dn信号本文档来自技高网...

【技术保护点】
1.一种延迟锁相环的鉴相电路，其特征在于，包括分频电路、重定时电路、参考延时电路和鉴相器主体电路，所述分频电路与所述重定时电路连接，所述重定时电路与所述参考延时电路连接，所述参考延时电路与所述鉴相器主体电路连接。/n

【技术特征摘要】
1.一种延迟锁相环的鉴相电路，其特征在于，包括分频电路、重定时电路、参考延时电路和鉴相器主体电路，所述分频电路与所述重定时电路连接，所述重定时电路与所述参考延时电路连接，所述参考延时电路与所述鉴相器主体电路连接。


2.根据权利要求1所述的延迟锁相环的鉴相电路，其特征在于，所述分频电路包括第一分频器和第二分频器，所述第一分频器的第一输入端接入参考时钟信号，所述第二分频器的第一输入端接入反馈时钟信号，所述第一分频器的第二输入端和所述第二分频器的第二输入端接入复位信号。


3.根据权利要求2所述的延迟锁相环的鉴相电路，其特征在于，所述第一分频器和所述第二分频器均包括m个级联的触发器，m为大于1的自然数。


4.根据权利要求2所述的延迟锁相环的鉴相电路，其特征在于，所述第一分频器和所述第二分频器均16分频器。


5.根据权利要求2所述的延迟锁相环的鉴相电路，其特征在于，所述第一分频器和所述第二分频器的分频系数均大于或等于2。


6.根据权利要求2所述的延迟锁相环的鉴相电路，其特征在于，所述重定时电路包括第一触发器和第二触发器，所述第一触发器的第一输入端与所述...

【专利技术属性】
技术研发人员：刘志华，
申请(专利权)人：上海安路信息科技有限公司，
类型：发明
国别省市：上海;31