【技术实现步骤摘要】
半导体器件结构的制作方法
本专利技术属于集成电路设计及制造
,特别是涉及一种半导体器件结构的制作方法。
技术介绍
随着半导体技术的不断发展,半导体器件的尺寸不断缩小,驱动电流等性能不断提升,功耗不断降低,同时也面临越来越严重的短沟效应,越来越复杂的半导体制造工艺以及较高的生产成本。鳍式场效应晶体管(FinField-EffectTransistor,FinFET)是一种新的互补式金氧半导体晶体管。FinFET的形状与鱼鳍相,这种设计可以改善电路控制并减少漏电流,缩短晶体管的闸长。FinFET是源自于传统标准的晶体管—场效应晶体管(Field-EffectTransistor;FET)的一项创新设计。在传统晶体管结构中,栅极只能控制电流在沟道区的一个表面的接通与断开,属于平面的架构。在FinFET的架构中,栅极被设计呈鱼鳍状的3D架构,可于鱼鳍状的栅极的三侧控制电路的接通与断开。这种设计可以大幅改善电路控制并减少漏电流(leakage),也可以大幅缩短晶体管的沟道长度。FinFET器件通常是基于于 ...
【技术保护点】
1.一种半导体器件结构的制作方法,其特征在于,包括步骤:/n提供衬底,于所述衬底的上表面形成隔离层;/n于所述隔离层的上表面形成由下至上依次交替叠置的锗化硅牺牲层及外延沟道材料层,所述锗化硅牺牲层及所述外延沟道材料层的层数均至少包括两层;/n刻蚀所述外延沟道材料层及所述锗化硅牺牲层以形成第一鳍形结构及第二鳍形结构;其中,所述第一鳍形结构包括由下至上依次交替叠置的第一牺牲单元及第一沟道单元,所述第二鳍形结构包括由下至上依次交替叠置的第二牺牲单元及第二沟道单元;/n选择性去除所述第一牺牲单元及所述第二牺牲单元,以获得悬空的第一半导体沟道及第二半导体沟道;/n对所述第一半导体沟道 ...
【技术特征摘要】
1.一种半导体器件结构的制作方法,其特征在于,包括步骤:
提供衬底,于所述衬底的上表面形成隔离层;
于所述隔离层的上表面形成由下至上依次交替叠置的锗化硅牺牲层及外延沟道材料层,所述锗化硅牺牲层及所述外延沟道材料层的层数均至少包括两层;
刻蚀所述外延沟道材料层及所述锗化硅牺牲层以形成第一鳍形结构及第二鳍形结构;其中,所述第一鳍形结构包括由下至上依次交替叠置的第一牺牲单元及第一沟道单元,所述第二鳍形结构包括由下至上依次交替叠置的第二牺牲单元及第二沟道单元;
选择性去除所述第一牺牲单元及所述第二牺牲单元,以获得悬空的第一半导体沟道及第二半导体沟道;
对所述第一半导体沟道进行N型离子掺杂以形成第一N型半导体沟道,对所述第二半导体沟道进行N型离子掺杂以形成第二N型半导体沟道,所述第二N型半导体沟道与所述第一N型半导体沟道位于同一半导体层,所述第二N型半导体沟道的沟道宽度及所述第一N型半导体沟道的沟道宽度分别由其在所述半导体层中的横向宽度决定,以使得所述第二N型半导体沟道的沟道宽度及所述第一N型半导体沟道的沟道宽度连续可调;
形成包覆于所述第一N型半导体沟道外表面的第一栅介质层及包覆于所述第二N型半导体沟道外表面的第二栅介质层;
形成包覆于所述第一栅介质层外表面的第一栅电极层及包覆于所述第二栅介质层外表面的第二栅电极层;
于所述第一N型半导体沟道的两端分别形成第一N型源极及第一N型漏极;
于所述第二N型半导体沟道的两端分别形成第二N型源极及第二N型漏极;其中,
所述第一N型半导体沟道、所述第一栅介质层、所述第一栅电极层、所述第一N型源极及第一N型漏极共同构成下拉晶体管;所述第二N型半导体沟道、所述第二栅介质层、所述第二栅电极层、所述第二N型源极及所述第二N型漏极共同构成选通晶体管。
2.根据权利要求1所述的半导体器件结构的制作方法,其特征在于,所述第一N型半导体沟道的沟道宽度大于所述第二N型半导体沟道的沟道宽度。
3.根据权利要求2所述的半导体器件结构的制作方法,其特征在于:所述第一N型半导体沟道的沟道宽度为所述第二N型半导体沟道的沟道宽度的1.2倍~2倍。
4.根据权利要求1所述的半导体器件结构的制作方法,其特征在于,所述第一N型半导体沟道的截面形...
【专利技术属性】
技术研发人员:肖德元,
申请(专利权)人:芯恩青岛集成电路有限公司,
类型:发明
国别省市:山东;37
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