一种降低高速开关对地寄生电容的制造方法技术

本发明专利技术公开了一种降低高速开关对地寄生电容的制造方法，包括：S1、形成MOS开关管的N型埋层、深N阱和有源区以标准化N阱和P阱的注入和扩散；S2、淀积第一薄膜于深N阱外做为深沟槽的硬掩模，涂覆光刻胶于第一薄膜进行深沟槽图形光刻后，以形成深沟槽刻蚀窗口，其中，深沟槽刻蚀窗口内包含MOS开关管的体区与隔离深N阱的PN结侧壁及隔离深N阱与衬底的PN结边界的侧壁；S3、移除光刻胶和/或硬掩模，然后进行刻蚀或者化学机械平坦化；S4、进行标准CMOS工艺的金属后道工艺为通过热生长栅氧化层及淀积多晶硅，以形成源漏区域和金属硅化物。本发明专利技术提出用深沟槽的介质电容取代了原有的PN结侧壁电容，从而降低整体MOS开关管对地寄生电容。

【技术实现步骤摘要】
一种降低高速开关对地寄生电容的制造方法
本专利技术涉及半导体集成电路器件领域，尤其涉及一种降低高速开关对地寄生电容的制造方法。
技术介绍
高速开关集成电路(IC)是在移动便携式设备中广泛用到的一类集成电路，例如移动产业处理器接口(MIPI)开关，USB2.0开关，USB3.0开关等等，高速开关IC的高速通道上的寄生电容会对信号产生衰减，降低可通过信号的带宽，所以需要尽量降低开关通道上的所有对地寄生电容。在开关通道的寄生电容中，开关MOS管对地的寄生电容是最主要的电容之一，目前降低MOS器件寄生电容的方法是做在隔离阱里，通过串入对地的隔离PN结电容来降低MOS对地的电容，通过一般高速开关在3到10欧姆的PN结电容计算，体区到隔离的PN结电容以及隔离到衬底的PN结电容是决定该开关管电容的主要电容。而隔离电容又由隔离PN结的底面电容和侧墙电容组成，其大小比例关系随着MOS开关体区面积和隔离面积大小变化，体区和隔离阱面积越小，PN结底面电容占比越小，PN结侧墙电容占比越大。
技术实现思路
鉴于上述问题，在此本专利技术提出一种降低高速本文档来自技高网...

【技术保护点】
1.一种降低高速开关对地寄生电容的制造方法，其特征在于，所述制造方法包括：/nS1、形成MOS开关管的N型埋层、深N阱和有源区以标准化N阱和P阱的注入和扩散；/nS2、淀积第一薄膜于所述深N阱外做为深沟槽的硬掩模，涂覆光刻胶于所述第一薄膜进行深沟槽图形光刻后，以形成深沟槽刻蚀窗口，其中，所述深沟槽刻蚀窗口内包含所述MOS开关管的体区与隔离深N阱的PN结侧壁及隔离深N阱与衬底的PN结边界的侧壁；/nS3、移除所述光刻胶和/或所述硬掩模，然后进行刻蚀或者化学机械平坦化；/nS4、进行标准CMOS工艺的金属后道工艺为通过热生长栅氧化层及淀积多晶硅，以形成源漏区域和金属硅化物。/n

【技术特征摘要】
1.一种降低高速开关对地寄生电容的制造方法，其特征在于，所述制造方法包括：
S1、形成MOS开关管的N型埋层、深N阱和有源区以标准化N阱和P阱的注入和扩散；
S2、淀积第一薄膜于所述深N阱外做为深沟槽的硬掩模，涂覆光刻胶于所述第一薄膜进行深沟槽图形光刻后，以形成深沟槽刻蚀窗口，其中，所述深沟槽刻蚀窗口内包含所述MOS开关管的体区与隔离深N阱的PN结侧壁及隔离深N阱与衬底的PN结边界的侧壁；
S3、移除所述光刻胶和/或所述硬掩模，然后进行刻蚀或者化学机械平坦化；
S4、进行标准CMOS工艺的金属后道工艺为通过热生长栅氧化层及淀积多晶硅，以形成源漏区域和金属硅化物。


2.根据权利要求1所述的制造方法，其特征在于，所述深沟槽刻蚀窗口的图形为环状，所述深沟槽刻蚀窗口的内侧为在所述MOS开关管的体区与隔离深N阱的PN结边界以内的第一距离，所述深沟槽刻蚀窗口的外侧要在隔离深N阱与衬底的PN结边界以外的第二距离。


3.根据权利要求2所述的制造方法，其特征在于，所述第一距离为1um到10um，所述第二距离为1um到40um。


4.根据权利要求1所述的制造方法，其特征在于，所述第一薄膜为氧化硅薄膜或者氧化硅与氮化硅多层薄膜。


5.根据权利要求1所述的制造方法，其特征在于，在S3中，包括：
热生长一层薄氧化层作为过渡层，用CVD或HDP方法淀积所述第一薄膜以填充所述深沟槽。

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【专利技术属性】
技术研发人员：吕宇强，
申请(专利权)人：帝奥微电子有限公司，
类型：发明
国别省市：江苏;32