具有等离子体脉冲以防止电荷损坏的空间原子层沉积腔室制造技术

在等离子体增强空间原子层沉积腔室中处理基板的设备及方法。基板移动经过一或更多个等离子体处理区域及一或更多个无等离子体处理区域，同时等离子体功率被脉冲化以防止基板上的电压差超过基板的破坏电压或基板上正形成的装置的破坏电压。

【技术实现步骤摘要】
【国外来华专利技术】具有等离子体脉冲以防止电荷损坏的空间原子层沉积腔室
本揭示内容大体涉及沉积薄膜的设备及方法。特定言之，本揭示内容涉及使用利用脉冲射频(RF)等离子体的等离子体增强空间原子层沉积来沉积薄膜以防止电荷损坏的设备及方法。
技术介绍
半导体装置在空间等离子体增强原子层沉积(PEALD)处理期间由于不均匀的等离子体暴露所引起的电荷累积而损坏。在空间PEALD处理中，一或更多个半导体晶片在处理腔室的各种处理区域中移动。一些处理区域将包含具有高能物种的等离子体，而其他区域是纯化学区域(亦即，无等离子体激发)。由于产量及建设问题，等离子体连续存在于等离子体区域中，而晶片进出这些等离子体区域。此举产生了只有晶片的一部分被等离子体覆盖的状况，从而在晶片上诱发不均匀的电位。此种电位不均匀性导致电荷累积，其可能损坏正在处理的装置。可降低RF功率以便不产生超过破坏电压(breakdownvoltage)的电位梯度。然而，此种方式会降低处理速度，从而降低处理工具的整体产量。另一种方法是增加等离子体区域的尺寸以使整个晶片覆盖在等离子体下。将使用停止-前进的处理方式来代替连续晶片运动，以在等离子体处理之前确保晶片完全在等离子体区域内。此举会增加处理腔室的占地面积且/或降低处理腔室的产量。因此，本领域需要减少或消除晶片上的电荷累积的用于空间PEALD的设备及方法。
技术实现思路
本揭示内容的一或更多个实施方式涉及处理方法，所述处理方法包括将基板定位在批次处理腔室内。批次处理腔室包括由气幕分开的多个处理区域。基板具有破坏电压。基板从没有等离子体的第一处理区域移动到具有等离子体的第二处理区域。第二处理区域中的等离子体的功率被脉冲化，以防止基板上的电压差超过破坏电压。本揭示内容的另外实施方式有关于处理腔室，所述处理腔室包括基座组件、气体分配组件及控制器。基座组件支撑多个基板并使所述多个基板绕着基座组件的中心轴旋转。基座组件具有顶表面，所述顶表面具有多个凹部，这些凹部的尺寸适于保持基板。气体分配组件具有前表面，所述前表面与基座组件的顶表面隔开以形成间隙。气体分配组件包括多个气体端口及真空端口，以提供多个气流进入所述间隙及提供多个真空流以从所述间隙移除气体。多个气体端口及真空端口被布置为形成多个处理区域，每个处理区域通过气幕而与相邻的处理区域分开。这些处理区域中的至少一者为等离子体处理区域，且这些处理区域中的至少一者为无等离子体处理区域。控制器耦接到基座组件及气体分配组件。所述控制器具有一或更多个配置，所述一或更多个配置选自：第一配置，用以使基座组件绕着中心轴旋转；第二配置，用以提供气流进入无等离子体处理区域；第三配置，用以提供气流进入等离子体处理区域；第四配置，用以向等离子体处理区域提供功率来引燃等离子体；及/或第五配置，用以对等离子体处理区域的功率进行脉冲化，以产生用于等离子体处理区域的ON时间及OFF时间。附图说明为了可详细理解本揭示内容的上述特征，可通过参考实施方式获得上方简要概述的本揭示内容的更特定描述，其中一些实施方式在附图中绘示。然而应注意到，附图仅绘示本揭示内容的典型实施方式且因此不被认为是对其范围的限制，因为本揭示内容可容许其他等效实施方式。图1绘示根据本揭示内容的一或更多个实施方式的批次处理腔室的截面图；图2绘示根据本揭示内容的一或更多个实施方式的批次处理腔室的局部透视图；图3绘示根据本揭示内容的一或更多个实施方式的批次处理腔室的示意图；图4绘示根据本揭示内容的一或更多个实施方式的用于批次处理腔室中的楔形气体分配组件的一部分的示意图；及图5绘示根据本揭示内容的一或更多个实施方式的批次处理腔室的示意图。具体实施方式在描述本专利技术的若干示例性实施方式之前，应理解到本专利技术不限于以下描述中阐述的构造或处理步骤的细节。本专利技术能够达成其他实施方式并且能够以各种方式实践或实现。在此所用的“基板”是指任何基板或在基板上形成的材料表面，其中在制造过程中在所述基板或材料表面上进行膜处理。例如，可在其上执行处理的基板表面包括诸如硅、氧化硅、应变硅、绝缘体上硅(silicononinsulator，SOI)、碳掺杂的氧化硅、非晶硅、掺杂硅、锗、砷化镓、玻璃、蓝宝石的材料以及诸如金属、金属氮化物、金属合金及其他导电材料的任何其他材料，其取决于应用。基板包括但不限于半导体晶片。可将基板暴露于预处理工艺以抛光、蚀刻、还原、氧化、羟基化(hydroxylate)、退火及/或烘烤基板表面。除了直接在基板本身的表面上进行膜处理之外，在本专利技术中，所揭示的任何膜处理步骤亦可在基板上形成的下层上进行，如下方更详细地揭示，且术语“基板表面”意图包括上下文所指示的此种下层。因此，举例而言，在已经将膜/层或部分膜/层沉积到基板表面上的情况下，新沉积的膜/层的暴露表面变成基板表面。根据一或更多个实施方式，方法使用原子层沉积(ALD)处理。在此种实施方式中，基板表面依序或基本上依序地暴露于前驱物(或反应性气体)。如整份说明书中所使用的，“基本上依序地”是指一前驱物暴露的大部分持续时间不与共同反应物(co-reagent)暴露重叠，但可能存在一些重叠。如本说明书及所附权利要求书中所用的，术语“前驱物”、“反应物”、“反应性气体”等可互换使用，以指可与基板表面反应的任何气态物种。本揭示内容的一或更多个实施方式在空间PEALD处理期间有利地减少基板上累积的电荷。一些实施方式有利地提供减少对形成为晶体管的一部分的电容器的损坏的方法。本揭示内容的一或更多个实施方式通过对用于等离子体源的RF功率进行脉冲化来减少基板上的电荷累积。在一些实施方式中，基板具有在其上形成或正在形成的一或更多个晶体管。基板上被电荷累积损坏的晶体管栅极包括电容器，且等离子体鞘(plasmasheath)具有有限的阻抗，需要一些时间来使这些装置充电。这些装置充电的时间是RC时间常数的量级。专利技术人发现，若RF脉冲够短，则电荷将不会达到引起电压破坏的程度。RF脉冲化允许电荷在关闭期间消散。在空间PEALD处理腔室中，晶片行进经过小于晶片尺寸(亦即，直径)的等离子体区域。由于固有的不均匀等离子体状况(晶片从无等离子体到100％的峰值等离子体密度)，晶片表面经历不均匀的浮动电位。晶片上两点之间的浮动电位差将导致装置(例如，基板上的晶体管)的充电。若栅极电介质上的电压达到破坏电压以上，则会发生装置的损坏。由于晶片上的每个晶体管的栅极是电容器，且由于等离子体具有有限的鞘电阻，故需要有限的时间来对装置进行充电。对装置充电的有限时间由RC时间常数决定。在不受任何特定操作理论的限制下，相信本揭示内容的一些实施方式减少了晶片或正形成的装置暴露于高浮动电位梯度的时间。专利技术人已发现，通过循环RF功率来减少等离子体暴露时间可将电位梯度降低到不超过栅极上的破坏电压的程度。等离子体暴露时间之后可为另一个时段，在该时段期间等离子体不具有大的电压梯度且不会继续增加装置上的累积电荷，并允许电荷放电。若装置在此本文档来自技高网...

【技术保护点】
1.一种处理方法，包括以下步骤：/n将基板定位在批次处理腔室内，所述批次处理腔室包括由气幕分开的多个处理区域，所述基板具有破坏电压；/n使所述基板从没有等离子体的第一处理区域移动到具有等离子体的第二处理区域；及/n使所述第二处理区域中的所述等离子体的功率脉冲化，以防止所述基板上的电压差超过所述破坏电压。/n

【技术特征摘要】
【国外来华专利技术】20171213 US 62/598,4471.一种处理方法，包括以下步骤：
将基板定位在批次处理腔室内，所述批次处理腔室包括由气幕分开的多个处理区域，所述基板具有破坏电压；
使所述基板从没有等离子体的第一处理区域移动到具有等离子体的第二处理区域；及
使所述第二处理区域中的所述等离子体的功率脉冲化，以防止所述基板上的电压差超过所述破坏电压。


2.如权利要求1所述的方法，其中所述处理区域所具有的尺寸小于所述基板的尺寸。


3.如权利要求1所述的方法，其中所述基板移动的速度足以使得所述基板上的任何给定点暴露于所述第二处理区域达在约100毫秒至约500毫秒的范围内的时间。


4.如权利要求2所述的方法，其中所述时间为约200毫秒。


5.如权利要求1所述的方法，其中使所述功率脉冲化的步骤包括以下步骤：在ON时间对所述等离子体供应功率并在OFF时间不供应功率。


6.如权利要求5所述的方法，其中所述ON时间:所述OFF时间在约4:6至约6:4的范围内。

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【专利技术属性】
技术研发人员：T·塔纳卡，德米特里·A·季利诺，亚历山大·V·加拉琴科，田中庆一，
申请(专利权)人：应用材料公司，
类型：发明
国别省市：美国;US