一种超结型MOSFET器件制造技术

本实用新型专利技术公开了一种超结型MOSFET器件，涉及半导体功率器件领域。用于解决现有P柱之间的距离缩小时受到P‑体区宽度的限制，导致JFET区的电阻比较高的问题。该器件包括：P型柱深槽，第一外延层，第二外延层，P‑体区和N

【技术实现步骤摘要】
一种超结型MOSFET器件
本技术涉及半导体功率器件
，更具体的涉及一种超结型MOSFET器件。
技术介绍
金属氧化物半导体场效应管(英语：Metal-Oxide-SemiconductorField-EffectTransistor，MOSFET)，简称金氧半场效晶体管，是一种可以广泛使用在模拟电路与数字电路的场效晶体管。为了减少DC-DC(直流到直流)转换器中所使用的功率元器件的功耗损失，在MOSFET功率元器件中，通过减少元器件的导通电阻可以有效降低MOS(英文：metaloxidesemiconductor，场效应管)器件工作过程中产生的功率损耗。在实际应用中，MOS元器件的击穿电压与导通电阻成反比关系，所以，当导通电阻减小时，会产生对击穿电压不利的影响。传统的超结型器件由于存在热扩散的问题，会导致超结结构体区内的P型和N型柱由于相互扩散导致电荷分布不均匀现象，从而会影响器件工作时所产生的击穿电压低的问题。同时，随着元器件设计尺寸不断减小，成本控制是目前各个工艺平台最大的瓶颈，故在器件特性一致的前提下，成本控制成为提升元器件在市场主要竞争力的关键因素。目前常规超结型功率器件的制作工艺如图1A～图1D所示，具体包括以下步骤：1)通过刻蚀深沟槽并生长外延工艺，形成P型柱状结；2)形成器件的栅氧化层，多晶硅栅极，并且完成多晶硅栅极刻蚀；3)形成器件的P-体区，以及N+源极区；4)形成器件的绝缘介质层，接触孔，以及金属接触。在上述制造工艺当中，由于P型柱结构的浓度很高，因此P-体区必须要比P型柱宽，如图1D中所示的L1>L2，否则沟道浓度太浓，开启电压很难控制。但是随着器件的特征尺寸的减小，L1不可能无限制的缩小，因为在器件的JFET(英文：junctionfield-effecttransistor，场效应晶体管接合)区内的L2必须要保证一定的宽度，JFET区的电阻才会小，从而实现整个器件的导通电阻减小。综上所述，由于MOSFET传统工艺中P+柱的浓度要高于体区浓度，存在P柱之间的距离缩小时受到P-体区宽度的限制，导致JFET区的电阻比较高的问题。
技术实现思路
本技术实施例提供一种超结型MOSFET器件，用于解决现有P柱之间的距离缩小时受到P-体区宽度的限制，导致JFET区的电阻比较高的问题。本技术实施例提供一种超结型MOSFET器件，包括：P型柱深槽，第一外延层，第二外延层，P-体区和N+源极区；所述P型柱深槽位于所述第一外延层内，且所述第二外延层位于所述P型柱深槽和所述第一外延层的上层；所述P-体区位于所述第二外延层内，所述P型柱深槽位于所述P-体区的正下方，且所述P-体区的宽度小于所述P型柱深槽的宽度；两个所述N+源极区分别位于所述P-体区的两侧。较佳的，还包括多晶硅栅极和栅氧化层；所述栅氧化层和所述多晶硅栅极依次设置在所述第二外延层上，且延伸至所述P-体区和所述N+源极区的上层。较佳的，还包括绝缘氧化层和金属层；所述绝缘氧化层位于所述多晶硅栅极上层，且部分所述绝缘氧化层延伸出所述多晶硅栅极位于部分所述N+源极区的上层；金属层位于所述绝缘氧化层的上层，且部分所述金属层延伸出所述绝缘氧化层位于部分所述N+源极区和部分所述P-体区的上层。较佳的，还包括衬底层，所述衬底层位于所述第一外延层的正下方。本技术实施例提供一种超结型MOSFET器件，该器件包括：P型柱深槽，第一外延层，第二外延层，P-体区和N+源极区；所述P型柱深槽位于所述第一外延层内，且所述第二外延层位于所述P型柱深槽和所述第一外延层的上层；所述P-体区位于所述第二外延层内，所述P型柱深槽位于所述P-体区的正下方，且所述P-体区的宽度小于所述P型柱深槽的宽度；两个所述N+源极区分别位于所述P-体区的两侧。该超结型MOSFET器件中，采用多外延层注入的方式依次形成第一外延层和第二外延层，在第一外延层内形成P型柱深槽，在第二外延层形成P-体区，可以使得第二外延层内的P-体区完全位于P型柱深槽的上层，且P-体区的宽度小于P型柱深槽的宽度，从而使得相邻的两个P-体区之间的距离大于相邻的两个P型柱深槽之间的距离，该结构可以有效的减小元胞尺寸；进一步地，若位于第一外延层内的P型柱深槽之间的距离可以足够小，则位于第二外延层内的P-体区之间的距离也可以通过工艺来调整，从而可以保证得到具有足够低的JFET区电阻。本技术实施例提供的超结型MOSFET器件，解决了现有P型柱深槽之间的距离缩小时受到P-体区宽度的限制，导致JFET区的电阻比较高的问题。附图说明为了更清楚地说明本技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1A为现有技术提供的外延层以及P型柱状结制备示意图；图1B为现有技术提供的栅氧化层以及多晶硅栅极制备示意图；图1C为现有技术提供的P-体区以及N+源极区制备示意图；图1D为现有技术提供的绝缘介质层，接触孔以及金属接触制备示意图；图2为本技术实施例提供的一种超结型MOSFET器件示意图；图3为本技术实施例提供的一种超结型MOSFET器件制备流程示意图；图4A为本技术实施例提供外延层以及P型柱状结制备示意图；图4B为本技术实施例提供第二层外延层制备示意图；图4C为本技术实施例提供的栅氧化层以及多晶硅栅极制备示意图图4D为本技术实施例提供的P-体区制备示意图；图4E为本技术实施例提供的N+源极区制备示意图；图4F为本技术实施例提供的绝缘介质层制备示意图；图4G为本技术实施例提供的接触孔以及金属接触制备示意图。具体实施方式下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。图1A～图1D为现有技术提供的超结型功率器件的制备结构示意图，该超结型功率器件的制备流程主要包括以下步骤：步骤11，如图1A所示，在提供的一个N型重掺杂衬底101，在N型重掺杂衬底101上形成N型轻掺杂外延层102，对N型轻掺杂外延层102进行刻蚀，在N型轻掺杂外延层102内形成P型柱状结103。步骤12，如图1B所示，在P型柱状结103之间的N型轻掺杂外延层102表面形成栅氧化层104，在栅氧化层104的表面形成多晶硅栅极105。步骤13，如图1C所示，在N型轻掺杂外延层102的上部进行B注入和扩散，形成P-型体区1本文档来自技高网...

【技术保护点】
1.一种超结型MOSFET器件，其特征在于，包括：P型柱深槽，第一外延层，第二外延层，P-体区和N

【技术特征摘要】
1.一种超结型MOSFET器件，其特征在于，包括：P型柱深槽，第一外延层，第二外延层，P-体区和N+源极区；
所述P型柱深槽位于所述第一外延层内，且所述第二外延层位于所述P型柱深槽和所述第一外延层的上层；
所述P-体区位于所述第二外延层内，所述P型柱深槽位于所述P-体区的正下方，且所述P-体区的宽度小于所述P型柱深槽的宽度；
两个所述N+源极区分别位于所述P-体区的两侧。


2.如权利要求1所述的器件，其特征在于，还包括多晶硅栅极和栅氧化层；
所述栅氧化层和所述多晶硅栅...

【专利技术属性】
技术研发人员：夏亮，完颜文娟，杨科，
申请(专利权)人：华羿微电子股份有限公司，
类型：新型
国别省市：陕西;61