阶梯型混合栅p-GaN氮化镓基晶体管结构及制作方法技术

本公开提供了一种阶梯型混合栅p‑GaN氮化镓基晶体管结构及制作方法，其阶梯型混合栅p‑GaN氮化镓基晶体管结构自下而上顺次包括：衬底、成核层、高阻层、高迁移率层和势垒层；还包括：p型GaN帽层、源极、漏极、绝缘介质层和栅极；p型GaN帽层、源极和漏极，分别制作在势垒层上面；绝缘介质层分别制作在势垒层和p型GaN帽层上；制作在势垒层上的绝缘介质层位于p型GaN帽层、源极和漏极间；在p型GaN帽层上制作的至少两个高度不同的绝缘介质层；栅极制作在p型GaN帽层和制作在p型GaN帽层上的绝缘介质层上面。本公开利于减小器件栅极漏电，改善器件栅极击穿特性，增加器件的栅压摆幅，增加器件阈值电压，提高氮化镓基器件的输出电流和可靠性。

【技术实现步骤摘要】
阶梯型混合栅p-GaN氮化镓基晶体管结构及制作方法
本公开涉及半导体领域，尤其涉及一种阶梯型混合栅p-GaN氮化镓基晶体管结构及制作方法。
技术介绍
由于氮化镓基高电子迁移率晶体管(GaNHEMTs)卓越的性能，例如高耐压、高频率、低的导通电阻等，GaNHEMTs在功率开关系统中有极大的前途。为了避免噪声引起的误操作，GaNHEMTs器件被要求是常关型的，并且要求有一个大的阈值电压。目前实现增强型器件最常用的方法是采用p型GaN帽层来耗尽沟道的二维电子气。但是传统的肖特基栅极或者欧姆栅极p-GaNHEMTs器件，器件的阈值电压较低，栅极泄漏电流大。因此，需要提高器件的阈值电压，减小器件的栅极泄漏电流，增加器件的栅压摆幅，从而解决以上问题。
技术实现思路
(一)要解决的技术问题本公开提供了一种阶梯型混合栅p-GaN氮化镓基晶体管结构及制作方法，以至少部分解决以上所提出的技术问题。(二)技术方案根据本公开的一个方面，提供了一种阶梯型混合栅p-GaN氮化镓基晶体管结构，自下而上顺次包括：衬底、成核层、高阻层、高迁移率层和势垒层；还包括：p型GaN帽层、源极和漏极，分别制作在所述势垒层上面；绝缘介质层，分别制作在所述势垒层和所述p型GaN帽层上；制作在所述势垒层上的所述绝缘介质层位于所述p型GaN帽层、所述源极和所述漏极间；在所述p型GaN帽层上制作至少两个高度不同的所述绝缘介质层；栅极，制作在所述p型GaN帽层和制作在所述p型GaN帽层上的所述绝缘介质层上面。在本公开的一些实施例中，所述p型GaN帽层上的所述绝缘介质层的高度范围为1nm～500nm。在本公开的一些实施例中，所述p型GaN帽层上的所述绝缘介质层的长度范围为1nm～10000nm。在本公开的一些实施例中，所述绝缘介质层材料为SiN、SiO2、Al2O3和HfO2中一种或多种。在本公开的一些实施例中，所述成核层、所述高阻层、所述高迁移率层和所述势垒层的材料为A1GaN、InGaN、InAlN、GaN、AlN、InN中一种或多种，所述成核层、所述高阻层、所述高迁移率层和所述势垒层的厚度范围为1nm～500nm。在本公开的一些实施例中，所述p型GaN帽层中的杂质为镁、钙或受主杂质中一种或多种，所述p型GaN帽层中的杂质的掺杂浓度为1016cm-3～1020cm-3。根据本公开的一个方面，还提供了一种阶梯型混合栅p-GaN氮化镓基晶体管结构的制作方法，其中，包括：自下而上顺次生长衬底、成核层、高阻层、高迁移率层和势垒层；在势垒层上生长p型GaN帽层；采用刻蚀的方法，将待制备的栅极对应的下方区域以外的p型GaN帽层刻蚀掉；在势垒层上分别制备欧姆接触源极和欧姆接触漏极；在势垒层和p型GaN帽层上生长一层绝缘介质层；采用刻蚀的方法，多次选区刻蚀待制备栅极对应的下方区域的绝缘介质层，在绝缘介质层上形成阶梯型；在具有阶梯型的绝缘介质层上制备栅极。在本公开的一些实施例中，在具有阶梯型的绝缘介质层上制备栅极后还包括，采用刻蚀的方法，刻蚀源极和漏极上方的绝缘介质层。在本公开的一些实施例中，源极、漏极和栅极的制备方法包括溅射、蒸发和电镀中一种或多种。在本公开的一些实施例中，所述自下而上顺次生长衬底、成核层、高阻层、高迁移率层和势垒层包括：选择一衬底；在衬底上生长成核层；在成核层上生长高阻层；在高阻层上生长高迁移率层；在高迁移率层上生长势垒层。(三)有益效果从上述技术方案可以看出，本公开阶梯型混合栅p-GaN氮化镓基晶体管结构及制作方法至少具有以下有益效果其中之一或其中一部分：(1)本公开利于减小器件栅极漏电，改善器件栅极击穿特性，增加器件的栅压摆幅，增加器件阈值电压，提高氮化镓基器件的输出电流和可靠性。(2)本公开中阶梯型混合栅结构可以更加方便的设计绝缘介质层参数以获得所需要的器件性能。(3)本公开电场分布的更加均匀，器件的栅极漏电更低。附图说明图1为本公开实施例阶梯型混合栅p-GaN氮化镓基晶体管结构的结构示意图。图2为本公开实施例阶梯型混合栅p-GaN氮化镓基晶体管结构制作方法的流程框图。图3为本公开实施例阶梯型混合栅p-GaN氮化镓基晶体管结构与传统p-GaN帽层高电子迁移率晶体管器件的p-GaN表面电场分布图。图4为本公开实施例阶梯型混合栅p-GaN氮化镓基晶体管结构与传统p-GaN帽层高电子迁移率晶体管器件的转移特性图。【附图中本公开实施例主要元件符号说明】10-衬底；20-成核层；30-高阻层；40-高迁移率层；50-势垒层；60-p型GaN帽层；70-源极；80-漏极；90-绝缘介质层；100-栅极。具体实施方式本公开提供了一种阶梯型混合栅p-GaN氮化镓基晶体管结构自下而上顺次包括：衬底、成核层、高阻层、高迁移率层和势垒层；还包括：p型GaN帽层、源极、漏极、绝缘介质层和栅极；p型GaN帽层、源极和漏极，分别制作在势垒层上面；绝缘介质层分别制作在势垒层和p型GaN帽层上；制作在势垒层上的绝缘介质层位于p型GaN帽层、源极和漏极间；在p型GaN帽层上制作至少两个高度不同的绝缘介质层；栅极制作在p型GaN帽层和制作在p型GaN帽层上的绝缘介质层上面。本公开在势垒层和p型GaN帽层上引入绝缘介质层，通过多次选区刻蚀的方法，在栅极下方区域的绝缘介质层上刻蚀出至少两个高度、长度和排列方向均可调制的阶梯型绝缘介质层。在阶梯型绝缘介质层上制作栅极，栅极的材料填充阶梯型绝缘介质层上，形成阶梯型混合栅结构。阶梯型混合栅结构可以更加方便的设计栅介质层参数以获得所需要的器件性能。与传统p-GaN增强型结构相比，可以减小器件栅极漏电，改善器件栅极击穿特性，增加器件的栅压摆幅，增加器件阈值电压，提高氮化镓基器件的输出电流和可靠性。在描述问题的解决方案之前，先定义一些特定词汇是有帮助的。本文所述的「衬底(substrate)」，可包括任何底层材质，其上可形成装置，电路，外延层或半导体。一般来说，基底可用以定义位于半导体装置底下的层，或者是形成半导体装置的基层。基底可包括硅、掺杂硅(dopedsilicon)、锗、硅锗(silicongermanium)、半导体复合物(semiconductorcompound)，或其他半导体材质的一或任何组合。本文所述的「栅极结构」，是指半导体装置中的元件，像是存储装置。存储装置的非限制性例子包括快闪存储装置(例如NAND快闪存储装置)。可抹除编程只读存储器(ErasableProgrammableRead-OnlyMemory，简称EPROM)以及电性可抹除编程只读存储器(ElectricallyErasableProgram本文档来自技高网...

【技术保护点】
1.一种阶梯型混合栅p-GaN氮化镓基晶体管结构，其中，自下而上顺次包括：衬底、成核层、高阻层、高迁移率层和势垒层；还包括：/np型GaN帽层、源极和漏极，分别制作在所述势垒层上面；/n绝缘介质层，分别制作在所述势垒层和所述p型GaN帽层上；制作在所述势垒层上的所述绝缘介质层位于所述p型GaN帽层、所述源极和所述漏极间；在所述p型GaN帽层上制作至少两个高度不同的所述绝缘介质层；/n栅极，制作在所述p型GaN帽层和制作在所述p型GaN帽层上的所述绝缘介质层上面。/n

【技术特征摘要】
1.一种阶梯型混合栅p-GaN氮化镓基晶体管结构，其中，自下而上顺次包括：衬底、成核层、高阻层、高迁移率层和势垒层；还包括：
p型GaN帽层、源极和漏极，分别制作在所述势垒层上面；
绝缘介质层，分别制作在所述势垒层和所述p型GaN帽层上；制作在所述势垒层上的所述绝缘介质层位于所述p型GaN帽层、所述源极和所述漏极间；在所述p型GaN帽层上制作至少两个高度不同的所述绝缘介质层；
栅极，制作在所述p型GaN帽层和制作在所述p型GaN帽层上的所述绝缘介质层上面。


2.根据权利要求1所述的阶梯型混合栅p-GaN氮化镓基晶体管结构，其中，所述p型GaN帽层上的所述绝缘介质层的高度范围为1nm～500nm。


3.根据权利要求1所述的阶梯型混合栅p-GaN氮化镓基晶体管结构，其中，所述p型GaN帽层上的所述绝缘介质层的长度范围为1nm～10000nm。


4.根据权利要求1所述的阶梯型混合栅p-GaN氮化镓基晶体管结构，其中，所述绝缘介质层材料为SiN、SiO2、Al2O3和HfO2中一种或多种。


5.根据权利要求1所述的阶梯型混合栅p-GaN氮化镓基晶体管结构，其中，所述成核层、所述高阻层、所述高迁移率层和所述势垒层的材料为AlGaN、InGaN、InAlN、GaN、AlN、InN中一种或多种，所述成核层、所述高阻层、所述高迁移率层和所述势垒层的厚度范围为1nm～500nm。


6.根据权利要求1所述的阶梯型混合栅p-GaN氮化镓基...

【专利技术属性】
技术研发人员：王晓亮，牛迪，王权，李巍，肖红领，冯春，姜丽娟，王茜，刘宏新，
申请(专利权)人：中国科学院半导体研究所，
类型：发明
国别省市：北京;11