一种MOSFET制造技术

本实用新型专利技术公开了一种MOSFET,包括半导体基底、设置在所述半导体基底上的外延层和多个元胞，所述元胞为对称结构，所述元胞包括两个沟槽栅结构和第一重掺杂层，两个所述沟槽栅结构设置在所述外延层表面内，所述第一重掺杂层设置在两个所述沟槽栅结构之间，所述第一重掺杂层延伸至两个沟槽的底部并覆盖两个所述沟槽底部超出一半的位置。本实用新型专利技术可以降低制程工艺难度，提高生产良率。

【技术实现步骤摘要】
一种MOSFET
本技术涉及半导体领域，具体涉及一种MOSFET。
技术介绍
MOSFET随着技术的升级，已经从平面栅极结构(图1)升级成沟槽栅极结构，沟槽栅结构相比平面栅结构采用了垂直沟道，解决了平面结构表面缺陷迁移率低带来导通电阻高的问题，提升电流密度，大幅度降低特征导通电阻；但由于MOSFET在阻断状态下承受很高的电场强度，对于沟槽器件电场会在沟槽转角处集中，这样对栅极可靠性提出严重挑战。目前已有人提出了非对称的元胞结构(图2)，保留单侧沟道，另一侧用较深的P+环绕，这样在阻断时相邻的P+会提前夹断来保护沟道一侧的栅极，但是该种非对称结构对制作工艺要求较高，若光刻时出现偏移，P+区往右侧偏移不再接触沟槽栅结构，将会导致该器件损坏不能被使用。
技术实现思路
本技术为解决现有技术非对称的元胞结构对工艺要求较高的问题，提出了一种新型MOSFET。本技术采用的技术方案如下：一种MOSFET，包括半导体基底、设置在所述半导体基底上的外延层和多个元胞，所述元胞为对称结构，所述元胞包括：两个沟槽栅结构，两个所述沟槽栅结构设置在所述外延层表面内；第一重掺杂层，所述第一重掺杂层设置在两个所述沟槽栅结构之间，所述第一重掺杂层延伸至两个沟槽的底部并覆盖两个所述沟槽底部超出一半的位置。进一步地，两个所述沟槽栅结构配置为第一沟槽栅结构和第二沟槽栅结构，所述第一沟槽栅结构的第一侧和所述第二沟槽栅结构的第二侧分别设置有第二掺杂层。进一步地，所述第一沟槽栅结构的第一侧和所述第二沟槽栅结构的第二侧还分别设置有第三掺杂层，所述第三掺杂层的掺杂类型与所述第一重掺杂区的掺杂类型相反。进一步地，所述第一重掺杂区、第二掺杂层和所述第三掺杂层分别连接源极金属，所述第一沟槽栅结构和所述第二沟槽栅结构分别连接栅极金属，所述半导体基底的底部设置有漏极金属。进一步地，所述半导体基底为碳化硅，所述外延层为同质外延层。与现有技术相比，本技术的有益效果：本技术提供的MOSFET元胞为对称结构，该元胞包括两个沟槽栅结构，两个沟槽栅结构之间设置有第一重掺杂层，若在光刻过程中出现偏移现象，由于沟槽的自定义区域和阻挡效应，第一掺杂层还是分布在两个沟槽栅结构之间，从而不会导致器件不能工作，解决了现有技术非对称结构偏移将导致器件不能工作的问题，本技术可以提高生产良率，同时本技术可以根据应用端的需求调节第一重掺杂层的尺寸来调节电流密度和单位面积导通电阻。附图说明图1为本技术实施例提供的平面栅MOSFET结构示意图；图2为本技术实施例提供的非对称构成栅MOSFET结构示意图；图3为本技术实施例提供的MOSFET结构示意图；图4A为本技术实施例提供的沟槽形成后的结构示意图；图4B为本技术实施例提供的第一重掺杂区形成后结构示意图；图4C为本技术实施例提供的第一重掺杂层形成后的结构示意图；图4D为本技术实施例提供的第二掺杂层和第三掺杂层形成后的结构示意图。具体实施方式下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。图3示出了本技术实施例提供的一种MOSFET，包括半导体基底、设置在所述半导体基底上的外延层和多个元胞，所述元胞为对称结构，所述元胞包括：两个沟槽栅结构，两个所述沟槽栅结构设置在所述外延层表面内；第一重掺杂层，所述第一重掺杂层设置在两个所述沟槽栅结构之间，所述第一重掺杂层延伸至两个沟槽的底部并覆盖两个所述沟槽底部超出一半的位置，通过第一重掺杂层覆盖沟槽底部来保护沟槽底部，从而避免被击穿。需要说明的是，本实施例中元胞包括两个沟槽栅结构，两个沟槽栅结构之间设置有第一重掺杂层，即P+层，若在光刻过程中出现偏移现象，由于沟槽的自定义区域和阻挡效应，第一掺杂层还是分布在两个沟槽栅结构之间，从而不会导致器件不能工作，同时本技术可以根据应用端的需求调节第一重掺杂层的尺寸来调节电流密度和单位面积导通电阻。上述自定义区域是指：两个沟槽形成后，两者之间的区域被定义为第一重掺杂区，对第一重掺杂区注入P型杂质形成第一重掺杂层，即P+层。上述阻挡效应是指：对第一重掺杂区注入P型杂质时，由于沟槽内氧化层的阻挡，P型杂质不会穿透沟槽。本实施例中的半导体基底可以包括半导体元素，例如单晶、多晶或非晶结构的硅或硅锗，也可以包括混合的半导体结构，例如碳化硅、合金半导体或其组合，在此不做限定。在本实施例中的半导体基底优选采用碳化硅，可采用N型或P型碳化硅基底，在本实施例中以N型基底为例进行说明。本实施例中的外延层为与半导体基底同质的外延层，当然，本领域技术人员应当知晓，该外延层还可以采用与半导体基底异质的外延层，对此不做限制。本说明书中的“外延层表面内”是指由外延层表面向下延伸的一定深度的区域，该区域属于外延层的一部分。进一步地，两个所述沟槽栅结构配置为第一沟槽栅结构和第二沟槽栅结构，所述第一沟槽栅结构的第一侧和所述第二沟槽栅结构的第二侧分别设置有第二掺杂层，即图3中PW导电层。进一步地，所述第一沟槽栅结构的第一侧和所述第二沟槽栅结构的第二侧还分别设置有第三掺杂层，所述第三掺杂层的掺杂类型与所述第一重掺杂区的掺杂类型相反，即图3中N+源区。进一步地，所述第一重掺杂区、第二掺杂层和所述第三掺杂层分别连接源极金属，所述第一沟槽栅结构和所述第二沟槽栅结构分别连接栅极金属，所述半导体基底的底部设置有漏极金属。本实施例还提供了一种MOSFET制作方法，用于制作上述的MOSFET，具体地，该方法包括先在半导体基底上制作外延层，该方法还包括：在所述外延层上光刻沟槽，然后制作沟槽栅结构(图4A所示)；在所述外延层上光刻第一重掺杂区(图4B所示)，在所述第一重掺杂区内注入推结形成第一重掺杂层(图4C所示)；需要说明的是，光刻第一重掺杂区和光刻沟槽的顺序可以互换，光刻第一重掺杂区放置在沟槽栅结构形成后为优选方案，可借助于沟槽的位置自定义出第一重掺杂区位置，由于沟槽的阻挡效应，即使光刻第一重掺杂区时偏移，也不会导致P型杂质注入到其他区域，因此更能保证第一重掺杂区和沟槽的重叠不会有偏差，尤其是沟槽底部的重叠尺寸。进一步地，所述制作沟槽栅结构的方法包括：在所述沟槽内沉积氧化层，然后沉积多晶硅层，接着将元胞表面的多余多晶硅层去除。进一步地，所述MOSFET制作方法还包括将两个所述沟槽栅结构配置为第一沟槽栅结构和第二沟槽栅结构，在所述第一沟槽栅结构的第一侧和所述第二沟槽栅结构的第二侧制作第二掺杂层。进一步地，所述MOSFET制作方法还包括本文档来自技高网...

【技术保护点】
1.一种MOSFET,包括半导体基底、设置在所述半导体基底上的外延层和多个元胞，其特征在于，所述元胞为对称结构，所述元胞包括：/n两个沟槽栅结构，两个所述沟槽栅结构设置在所述外延层表面内；/n第一重掺杂层，所述第一重掺杂层设置在两个所述沟槽栅结构之间，所述第一重掺杂层延伸至两个沟槽的底部并覆盖两个所述沟槽底部超出一半的位置。/n

【技术特征摘要】
1.一种MOSFET,包括半导体基底、设置在所述半导体基底上的外延层和多个元胞，其特征在于，所述元胞为对称结构，所述元胞包括：
两个沟槽栅结构，两个所述沟槽栅结构设置在所述外延层表面内；
第一重掺杂层，所述第一重掺杂层设置在两个所述沟槽栅结构之间，所述第一重掺杂层延伸至两个沟槽的底部并覆盖两个所述沟槽底部超出一半的位置。


2.根据权利要求1所述的MOSFET，其特征在于，两个所述沟槽栅结构配置为第一沟槽栅结构和第二沟槽栅结构，所述第一沟槽栅结构的第一侧和所述第二沟槽栅结构的第二侧分别设置有第二掺杂层。


3.根...

【专利技术属性】
技术研发人员：俞义长，张海泉，赵善麒，
申请(专利权)人：江苏宏微科技股份有限公司，
类型：新型
国别省市：江苏;32