电路基板及其制造方法技术

本发明专利技术提供一种实现高密度安装，并提高了通孔导体的连接可靠性的电路基板。内置半导体IC电路基板(100)具备导体层(L2、L3)、位于导体层(L2)和导体层(L3)之间的绝缘层(112、113)、以及形成于贯通绝缘层(112、113)而设置的通孔(253a)的内部并连接导体层(L2)和导体层(L3)的通孔导体(253)。通孔(253a)具有沿深度方向直径缩小的形状。通孔(253a)包括位于导体层(L2)侧的区间(S1)和位于导体层(L3)侧的区间(S2)，区间(S1)的每单位深度的直径的缩小量大于区间(S2)的每单位深度的直径的缩小量。由此，缓和位于通孔(253a)的区间(S1)的端部的边缘的角度θ1，因此，可提高通孔导体(253)的连接可靠性。

【技术实现步骤摘要】
电路基板及其制造方法
本专利技术涉及一种电路基板及其制造方法，特别是涉及具有多层配线结构的电路基板及其制造方法。
技术介绍
作为具有多层配线结构的电路基板，已知有专利文献1中记载的电路基板。专利文献1中记载的电路基板在内部嵌入有半导体IC，在俯视时不与半导体IC重叠的位置设置有连接上下的导体层的通孔导体。现有技术文献专利文献专利文献1：日本特开2013-229548号公报
技术实现思路
专利技术所要解决的技术问题然而，由于专利文献1记载的电路基板因为嵌入通孔导体的通孔的内壁的角度接近于垂直，所以在通孔的边缘部分导体层的膜厚变薄或在该部分有可能产生断线。为了解决这样的问题，只要缓和通孔的内壁的锥角即可，但该情况下，由于通孔的占有面积增大，所以产生妨碍高密度安装的问题。因此，本专利技术的目的在于，提供一种实现高密度安装，并且提高了通孔导体的连接可靠性的电路基板。用于解决技术问题的手段基于本专利技术的一个方面提供的电路基板，其特征在于，具备：第一及第二导体层；绝缘层，其位于第一导体层和第二导体层之间；通孔导体，其形成于贯通绝缘层设置的通孔的内部，并连接第一导体层和第二导体层，通孔具有沿深度方向直径缩小的形状，通孔包括位于第一导体层侧的第一区间和位于第二导体层侧的第二区间，第一区间的每单位深度的直径的缩小量大于第二区间的每单位深度的直径的缩小量。根据本专利技术，由于缓和位于通孔的第一区间的端部的边缘的角度，所以可提高通孔导体的连接可靠性。在本专利技术中，第一区间也可以是随着深度位置变深，从而每单位深度的直径的缩小量增加的形状。据此，能够增大通孔的体积。本专利技术的电路基板也可以是，还具备嵌入绝缘层的半导体IC，半导体IC的厚度小于第二区间的深度，且半导体IC的深度位置在第二区间的范围内。由此，因为能够将半导体IC更接近通孔配置，所以能够实现高密度安装。本专利技术其它方面提供的电路基板，嵌入有电子部件，其特征在于，具备：绝缘层，其覆盖电子部件的端子电极；导体层，其夹着绝缘层覆盖电子部件；以及通孔导体，其形成于贯通绝缘层而设置的通孔的内部，并且连接端子电极和导体层，通孔具有沿深度方向直径缩小的形状，通孔包括位于导体层侧的第一区间和位于端子电极侧的第二区间，第一区间的每单位深度的直径的缩小量大于第二区间的每单位深度的直径的缩小量。在本专利技术中，由于缓和位于通孔的第一区间的端部的边缘的角度，所以可提高通孔导体的连接可靠性。本专利技术提供的电路基板的制造方法，其特征在于，具备下述工序：准备包括第一及第二导体层、位于第一导体层和第二导体层之间的绝缘层的结构体，通过对第一导体层布置图案，从而形成使绝缘层的一部分露出的开口部的工序；通过在开口部的中心部分进行激光加工，从而形成贯通绝缘层的通孔的工序；在进行激光加工后，将第一导体层作为掩模进行喷砂加工，从而扩大通孔的上部的直径的工序；和通过在通孔的内部形成通孔导体，连接第一导体层和第二导体层的工序。根据本专利技术，由于进行了激光加工和喷砂加工两阶段加工，所以可形成第一区间和第二区间的形状不同的通孔。由此，由于位于通孔的第一区间的端部的边缘的角度被缓和，所以可提高通孔导体的连接可靠性。专利技术效果这样，根据本专利技术，可提供一种实现高密度安装，并且提高了通孔导体的连接可靠性的电路基板及其制造方法。附图说明图1是用于说明本专利技术的第一实施方式的内置半导体IC电路基板100的结构的示意截面图。图2是表示将内置半导体IC电路基板100安装在主板10的状态的示意截面图。图3是用于说明通孔253a的形状的示意截面图。图4是用于说明变形例的通孔253a的形状的示意截面图。图5是用于说明通孔253a和半导体IC300的位置关系的示意截面图。图6是用于说明内置半导体IC电路基板100的制造方法的工序图。图7是用于说明内置半导体IC电路基板100的制造方法的工序图。图8是用于说明内置半导体IC电路基板100的制造方法的工序图。图9是用于说明内置半导体IC电路基板100的制造方法的工序图。图10是用于说明内置半导体IC电路基板100的制造方法的工序图。图11是用于说明内置半导体IC电路基板100的制造方法的工序图。图12是用于说明内置半导体IC电路基板100的制造方法的工序图。图13是用于说明内置半导体IC电路基板100的制造方法的工序图。图14是用于说明内置半导体IC电路基板100的制造方法的工序图。图15是用于说明内置半导体IC电路基板100的制造方法的工序图。图16是用于说明内置半导体IC电路基板100的制造方法的工序图。图17是用于说明内置半导体IC电路基板100的制造方法的工序图。图18是用于说明本专利技术的第二实施方式的内置薄膜电容器电路基板200的结构的示意截面图。图19是用于说明内置薄膜电容器电路基板200的制造方法的工序图。图20是用于说明内置薄膜电容器电路基板200的制造方法的工序图。图21是用于说明内置薄膜电容器电路基板200的制造方法的工序图。图22是用于说明内置薄膜电容器电路基板200的制造方法的工序图。符号说明10……主板11、12……焊盘图案(landpattern)20……焊料(solder)100……内置半导体IC电路基板101……内置半导体IC电路基板的下表面102……内置半导体IC电路基板的上表面111～114……绝缘层113a、113b、114a、114b、261～265、271、272……开口部121、122……阻焊剂(solderresist)130……铸模树脂(moldresin)200……内置薄膜电容器电路基板211、212、221～224、231、241～243……配线图案251～256……通孔导体253a、255a、256a……通孔300……半导体IC321……再配线层321a、321b……再配线图案322……保护膜400……电子部件401……端子电极402……焊料500……薄膜电容器501、502……端子电极600……半导体IC601～605……焊盘电极602……焊盘电极606……焊料C……通孔E1、E2……外部端子L……焊盘图案L1～L4……导体层S1、S2……区间具体实施方式以下，参照附图，对本专利技术的优选的实施方式进行详细说明。＜第一实施方式＞图1是用于说明本专利技术的第一实施方式的内置半导体IC电路基板100的结构的示意截面图。如图1所示，本实施方式的内置半导体IC电路基板100具有4层绝缘层111本文档来自技高网...

【技术保护点】
1.一种电路基板，其特征在于，/n具备：/n第一导体层及第二导体层；/n绝缘层，其位于所述第一导体层和所述第二导体层之间；和/n通孔导体，其形成于贯通所述绝缘层而设置的通孔的内部，并且连接所述第一导体层和所述第二导体层，/n所述通孔具有沿深度方向直径缩小的形状，/n所述通孔包括位于所述第一导体层侧的第一区间和位于所述第二导体层侧的第二区间，/n所述第一区间的每单位深度的直径的缩小量大于所述第二区间的每单位深度的直径的缩小量。/n

【技术特征摘要】
20181225 JP 2018-241119;20191017 JP 2019-1905121.一种电路基板，其特征在于，
具备：
第一导体层及第二导体层；
绝缘层，其位于所述第一导体层和所述第二导体层之间；和
通孔导体，其形成于贯通所述绝缘层而设置的通孔的内部，并且连接所述第一导体层和所述第二导体层，
所述通孔具有沿深度方向直径缩小的形状，
所述通孔包括位于所述第一导体层侧的第一区间和位于所述第二导体层侧的第二区间，
所述第一区间的每单位深度的直径的缩小量大于所述第二区间的每单位深度的直径的缩小量。


2.根据权利要求1所述的电路基板，其特征在于，
所述第一区间是随着深度位置变深从而每单位深度的直径的缩小量增加的形状。


3.根据权利要求1或2所述的电路基板，其特征在于，
还具备嵌入所述绝缘层的半导体IC，
所述半导体IC的厚度小于所述第二区间的深度，且所述半导体IC的深度位置在所述第二区间的范围内。

【专利技术属性】
技术研发人员：露谷和俊，铃木义弘，
申请(专利权)人：TDK株式会社，
类型：发明
国别省市：日本;JP