自举采样开关电路、采样保持电路及模数转换器制造技术

本发明专利技术公开了自举采样开关电路、采样保持电路及模数转换器。所述自举开关电路包括：电压调节器用于产生第一电压和第二电压，第一电压等于共模电压加第三电压，第二电压等于共模电压减第三电压；电平移位电路以第一电压作为电源电压，用于产生时钟，时钟的高电平等于所述第一电压，低电平等于所述第二电压；自举主电路以第一电压作为电源电压，以第二电压作为地，自举主电路受所述时钟控制，用于在开关管的gate‑source端产生恒定的电压；电路中的MOS管均采用低压薄栅管。本发明专利技术采用低压薄栅管来实现自举采样开关电路，在不牺牲输入信号摆幅的前提下，大大降低了输出时钟的上升下降时间，极大提高了ADC采样速率。

【技术实现步骤摘要】
自举采样开关电路、采样保持电路及模数转换器
本专利技术属于集成电路领域，尤其涉及一种自举采样开关电路、采样保持电路及模数转换器。
技术介绍
模数转换器(ADC)用于将模拟信号转为数字信号，广泛用于各种数据采集以及通信系统中。ADC的采样速率直接决定了所能处理的信号带宽，ADC的精度(如信噪比SNR、无杂散动态范围SFDR等)则决定着整个系统的动态范围。ADC有多种架构，如流水线型(pipelinedADC)、逐次逼近型(SARADC)、快闪型(flashADC)、时域交织型(interleavedADC)等。ADC的工作过程大致可以分为采样(sampling)和量化(quantization)两个过程。采样是对输入信号进行等时间间隔地离散化，采样的输出仍然是电压值。量化是对采样的电压值根据ADC的参考电压进行数字化，量化的输出是数字码。应该说，采样和量化两个过程中均会引入误差。但是随着ADC技术的发展，许多量化过程中的误差均可以通过数字校准(digitalcalibration)来解决或缓解。但是在采样过程引入的误差无法通过校准来解决，完全依赖于模拟电路本身的性能。为了提升ADC的采样速率，需要采用速度更快的深亚微米工艺。随着晶体管沟道长度缩小，尽管其本征频率大幅提升，但是晶体管耐压也大大降低。比如在28nmCMOS工艺中，晶体管的耐压最高仅为1V。但是，为了提升ADC的动态范围，希望ADC的输入信号摆幅尽可能大。采用先进工艺中的厚栅晶体管(比如28nmCMOS工艺中同时提供耐压1.8V的厚栅管和耐压1V的core管)尽管可以处理更大的信号摆幅，但是其速度远远不如低压薄栅管(即低压core管)。为了进一步理解采样过程的误差，图1给出了一个典型的采样保持电路。在采样过程中，时钟cks和时钟cksp_bst分别控制开关S2和开关S1闭合。时钟cksp_bst会先于时钟cks断开，从而决定采样时刻。为了获得高采样速率，时钟cks和时钟cksp_bst这两个信号的上升下降沿要足够的快，从而为信号的跟踪建立留下充分的时间。此外采样带宽也要足够地大，否则在高输入信号频率时会引入极大失真。在两个开关中，开关S1由于两端都是DC电压值，所以设计难度相对较小。但是对于开关S2而言，由于其两端都承载着输入信号，因此设计难度非常大。考虑图2中用简单传输门开关来实现开关S2，由于ck和ck_n的电平是固定的，因此晶体管gate(栅极)和source(源极)端电压是变的。对于NMOS而言，VGS＝VCK-VIN，对于PMOS而言，VSG＝VIN。这些变化的Gate-source端电压会显著影响开关的导通电阻，甚至影响开关的开启状态，从而极大地引入失真，这在输入信号频率升高时更为严重。因此，一种常见的做法是使用一种叫做自举开关(bootstrappedswitch)的电路来使得开关NMOS/PMOS的gate-source端电压保持恒定。图3给出了一种传统的bootstrap开关的电路图。由于输入信号的单端摆幅为1V(0.4V～1.4V)，因此整个电路全部采用厚栅晶体管来实现，以避免产生可靠性问题。在工作过程中，电源电压VCC会被事先充电至电容C3，然后输入信号VIN接至电容C3下极板，从而将其上极板顶到Vin+Vboost，假设cks_bst驱动的总电容为CL，则其自举电压Vboost可以表示为：此外，开关M6的速度会影响开关M8的gate下拉的速度；开关M9、开关M8的导通电阻会影响VIN传输至cks_bst的速度。这几个晶体管影响的是输出时钟的上升沿。开关M11、开关M12影响的是输出时钟的下降沿。此外，由于厚栅晶体管的最小沟道长度远大于core管(比如在28nmCMOS工艺中，厚栅晶体管最小沟道长度为150nm，core管最小沟道长度为30nm)。因此功耗也大大增加。另外，由于在高速ADC中，其前端都有一个高速输入缓冲器(inputbuffer)，其通常都采用高电源电压来实现，因此其输出共模电压通常为VCC/2(0.9V)。在这种情况下，开关M6和开关M9是完全无法导通的。
技术实现思路
本专利技术要解决的技术问题是为了克服现有技术中采用厚栅晶体管实现自举采样开关电路而导致输出时钟的上升下降时间长的缺陷，提供一种自举采样开关电路、采样保持电路及模数转换器。本专利技术是通过以下技术方案解决上述技术问题的：一种自举采样开关电路，所述自举开关电路包括：电压调节器、电平移位电路和自举主电路；所述电压调节器用于产生第一电压和第二电压，所述第一电压等于共模电压加第三电压，所述第二电压等于共模电压减第三电压，所述第三电压等于低压薄栅管的耐压值的一半；所述电平移位电路以所述第一电压作为电源电压，用于产生时钟，所述时钟的高电平等于所述第一电压，所述时钟的低电平等于所述第二电压；所述自举主电路以所述第一电压作为电源电压，以所述第二电压作为地，所述自举主电路受所述时钟控制，用于在开关管的gate-source(栅极-源极)端产生恒定的电压；所述电压调节器、所述电平移位电路和所述自举主电路中的MOS管均采用低压薄栅管。较佳地，所述电压调节器包括：第一MOS管、第二MOS管、第一放大器、第二放大器和电阻，所述第一MOS管为PMOS，所述第二MOS管为NMOS，所述第一MOS管和所述第二MOS管采用低压薄栅管；所述第一放大器的负相输入端输入第一输入电压，所述第一输入电压等于共模电压加所述第三电压，所述第一放大器的输出端与所述第一MOS管的栅极连接，所述第一MOS管的源极接电源，所述第一放大器的正相输入端、所述第一MOS管的漏极和所述电阻的第一端相互连接形成第一节点，所述第一节点作为所述电压调节器的第一输出端，所述第一输出端输出所述第一电压；所述第二放大器的负相输入端输入第二输入电压，所述第二输入电压等于共模电压加所述第三电压，所述第二放大器的输出端与所述第二MOS管的栅极连接，所述第二MOS管的源极接地，所述第二放大器的正相输入端、所述第二MOS管的漏极和所述电阻的第二端相互连接形成第二节点，所述第二节点作为所述电压调节器的第二输出端，所述第二输出端输出所述第二电压。较佳地，所述电平移位电路用于将标准时钟的高电平从1V移位至所述第一电压，将所述标准时钟的低电平从0V移位至所述第二电压。较佳地，所述电平移位电路包括：用于输入所述标准时钟的时钟输入端、用于输出所述时钟的时钟输出端、第一电容、第二电容、第三MOS管、第四MOS管和第一反相器，所述第三MOS管和所述第四MOS管均为PMOS且采用低压薄栅管；所述时钟输入端分别与所述第一电容的下极板和所述第一反相器的输入端连接，所述第一反相器的输出端与所述第二电容的下极板连接，所述第三MOS管的源极和所述第四MOS管的源极与所述电源电压连接，所述第三MOS管的漏极、所述第四MOS管的栅极和所述第一电容的上极板相互连接，所述第三MOS管的栅极、所述第四MOS管的漏极和所述第二电容的上极本文档来自技高网...

【技术保护点】
1.一种自举采样开关电路，其特征在于，所述自举开关电路包括：电压调节器、电平移位电路和自举主电路；/n所述电压调节器用于产生第一电压和第二电压，所述第一电压等于共模电压加第三电压，所述第二电压等于共模电压减第三电压，所述第三电压等于低压薄栅管的耐压值的一半；/n所述电平移位电路以所述第一电压作为电源电压，用于产生时钟，所述时钟的高电平等于所述第一电压，所述时钟的低电平等于所述第二电压；/n所述自举主电路以所述第一电压作为电源电压，以所述第二电压作为地，所述自举主电路受所述时钟控制，用于在开关管的gate-source端产生恒定的电压；/n所述电压调节器、所述电平移位电路和所述自举主电路中的MOS管均采用低压薄栅管。/n

【技术特征摘要】
1.一种自举采样开关电路，其特征在于，所述自举开关电路包括：电压调节器、电平移位电路和自举主电路；
所述电压调节器用于产生第一电压和第二电压，所述第一电压等于共模电压加第三电压，所述第二电压等于共模电压减第三电压，所述第三电压等于低压薄栅管的耐压值的一半；
所述电平移位电路以所述第一电压作为电源电压，用于产生时钟，所述时钟的高电平等于所述第一电压，所述时钟的低电平等于所述第二电压；
所述自举主电路以所述第一电压作为电源电压，以所述第二电压作为地，所述自举主电路受所述时钟控制，用于在开关管的gate-source端产生恒定的电压；
所述电压调节器、所述电平移位电路和所述自举主电路中的MOS管均采用低压薄栅管。


2.如权利要求1所述的自举采样开关电路，其特征在于，所述电压调节器包括：第一MOS管、第二MOS管、第一放大器、第二放大器和电阻，所述第一MOS管为PMOS，所述第二MOS管为NMOS，所述第一MOS管和所述第二MOS管采用低压薄栅管；
所述第一放大器的负相输入端输入第一输入电压，所述第一输入电压等于共模电压加所述第三电压，所述第一放大器的输出端与所述第一MOS管的栅极连接，所述第一MOS管的源极接电源，所述第一放大器的正相输入端、所述第一MOS管的漏极和所述电阻的第一端相互连接形成第一节点，所述第一节点作为所述电压调节器的第一输出端，所述第一输出端输出所述第一电压；
所述第二放大器的负相输入端输入第二输入电压，所述第二输入电压等于共模电压加所述第三电压，所述第二放大器的输出端与所述第二MOS管的栅极连接，所述第二MOS管的源极接地，所述第二放大器的正相输入端、所述第二MOS管的漏极和所述电阻的第二端相互连接形成第二节点，所述第二节点作为所述电压调节器的第二输出端，所述第二输出端输出所述第二电压。


3.如权利要求1所述的自举采样开关电路，其特征在于，所述电平移位电路用于将标准时钟的高电平从1V移位至所述第一电压，将所述标准时钟的低电平从0V移位至所述第二电压。


4.如权利要求3所述的自举采样开关电路，其特征在于，所述电平移位电路包括：用于输入所述标准时钟的时钟输入端、用于输出所述时钟的时钟输出端、第一电容、第二电容、第三MOS管、第四MOS管和第一反相器，所述第三MOS管和所述第四MOS管均为PMOS且采用低压薄栅管；
所述时钟输入端分别与所述第一电容的下极板和所述第一反相器的输入端连接，所述第一反相器的输出端与所述第二电容的下极板连接，所述第三MOS管的源极和所述第四MOS管的源极与所述电源电压连接，所述第三MOS管的漏极、所述第四MOS管的栅极和所述第一电容的上极板相互连接，所述第三MOS管的栅极、所述第四MOS管的漏极和所述第二电容的上极板相互连接形成第三节点，所述第三节点作为所述时钟输出端。


5.如权利要求1所述的自举采样开关电路，其特征...

【专利技术属性】
技术研发人员：张辉，高远，王海军，李琪林，李丹，
申请(专利权)人：上海贝岭股份有限公司，
类型：发明
国别省市：上海;31