增强抗扰性锁存的逻辑状态保留制造技术

本申请公开了增强抗扰性锁存的逻辑状态保留。在描述的示例中，锁存器(参见260)包括用于锁存输入信息的电路(参见220)。电路可响应于第一模式的指示被预充电(参见210)，并且可将输入信息锁存至第二模式的指示(参见210)。锁存器可以可选地还响应于用于存储所锁存的输入信息的节点(参见290、292)来锁存输入信息。

【技术实现步骤摘要】
增强抗扰性锁存的逻辑状态保留
技术介绍
电子电路被设计为包括越来越小的设计特征，以获得增加的功能和减少的功耗。此类电子电路可被实施为使用VLSI(超大规模集成)技术实施的SoC(片上系统)设计。用于控制功耗的功率管理特征可被包括在此类VLSI电路中。例如，功率管理特征可监测和控制参数，诸如并入VLSI电路的设备的功耗的速率和量、操作温度、部件使用期限、以及电池寿命。然而，降低功耗速率可导致此类设备中的数据丢失。
技术实现思路
在描述的示例中，锁存器包括用于锁存输入信息的电路。电路可响应于第一模式的指示被预充电，并且可将输入信息锁存为第二模式的指示。锁存器可以响应于用于存储所锁存的输入信息的节点，可选地进一步锁存输入信息。附图说明图1是包括示例主从保留(MSR)锁存器的示例系统的框图。图2是示例MSR锁存器的示意图。图3是示例MSR锁存器的示例模式转变的波形图。图4是示例直接和间接耦合的D锁存器的示意图。具体实施方式例如，各种高度集成系统(诸如SoC-片上系统)可从可动态选择的功率域供本文档来自技高网...

【技术保护点】
1.一种装置，包括：/n锁存器，所述锁存器包括用于响应于第一模式的指示和响应于第二模式的指示锁存输入信息的电路，所述电路包括：/n第一晶体管，所述第一晶体管包括耦合到第一节点的输出，其中所述第一晶体管适于在所述第一模式期间将所述第一节点与第一功率轨耦合；以及/n第二晶体管，所述第二晶体管包括耦合到第二节点的输出，其中所述第二晶体管适于在所述第一模式期间将所述第二节点与所述第一功率轨耦合，其中所述第二节点耦合到所述第一晶体管的控制端子，其中所述第一节点耦合到所述第二晶体管的控制端子，其中响应于所述输入信息，选择所述第一节点和所述第二节点中的正好一个；/n第一路径，所述第一路径适于响应于所述第一节...

【技术特征摘要】
20181228 US 16/236,3301.一种装置，包括：
锁存器，所述锁存器包括用于响应于第一模式的指示和响应于第二模式的指示锁存输入信息的电路，所述电路包括：
第一晶体管，所述第一晶体管包括耦合到第一节点的输出，其中所述第一晶体管适于在所述第一模式期间将所述第一节点与第一功率轨耦合；以及
第二晶体管，所述第二晶体管包括耦合到第二节点的输出，其中所述第二晶体管适于在所述第一模式期间将所述第二节点与所述第一功率轨耦合，其中所述第二节点耦合到所述第一晶体管的控制端子，其中所述第一节点耦合到所述第二晶体管的控制端子，其中响应于所述输入信息，选择所述第一节点和所述第二节点中的正好一个；
第一路径，所述第一路径适于响应于所述第一节点和所述第二节点中的所未选择的一个，将在所述第二模式期间所述第一节点和所述第二节点中的所选择的一个与第二功率轨耦合；以及
第二路径，所述第二路径适于响应于所述第一节点和所述第二节点中的所选择的一个的所述放电，将在所述第二模式期间所述第一节点和所述第二节点中的所选择的一个与所述第二功率轨耦合。


2.根据权利要求1所述的装置，其中所述电路的功耗在所述第一模式期间较高，并且所述电路的所述功耗在所述第二模式期间较低。


3.根据权利要求1所述的装置，其中所述第一路径包括：以下的共源共栅布置：第一NMOS晶体管，所述第一NMOS晶体管包括耦合到用于指示所述输入信息的信号的控制端子；第二NMOS晶体管，所述第二NMOS晶体管包括耦合到所述第一节点和所述第二节点中的所选择的一个的另一个的控制端子；以及第三NMOS晶体管，所述第三NMOS晶体管包括耦合到用于指示所述第二模式的激活的信号的控制端子。


4.根据权利要求1所述的装置，其中所述锁存器是由第一功率域供电的第一锁存器，并且还包括由第二功率域供电的第二锁存器，其中从所述第二锁存器接收所述输入信息。


5.根据权利要求4所述的装置，其中所述第二功率域在所述第二模式期间断电。


6.根据权利要求4所述的装置，其中所述第二锁存器被布置为响应于从所述第二模式到所述第一模式的转变的指示，接收所述第一锁存器的所锁存的逻辑状态。


7.根据权利要求6所述的装置，其中所述第一路径包括：以下的共源共栅布置：第一NMOS晶体管，所述第一NMOS晶体管包括耦合到用于指示所述输入信息的信号的控制端子，其中响应于从所述第二功率域供应的功率生成用于指示所述输入信息的所述信号，并且其中所述第一NMOS晶体管包括耦合到所述第二功率轨的漏极；第二NMOS晶体管，所述第二NMOS晶体管包括耦合到所述第一节点和所述第二节点中的所选择的一个的另一个的控制端子；以及第三NMOS晶体管，所述第三NMOS晶体管包括耦合到用于指示所述第二模式的激活的信号的控制端子。


8.根据权利要求4所述的装置，其中所述第一锁存器的所述电路包括含有电压阈值的晶体管，所述电压阈值高于由所述第二锁存器的电路包括的晶体管的电压阈值。


9.根据权利要求4所述的装置，其中所述第一锁存器的所述电路包括含有泄漏的晶体管，所述泄漏低于所述第二锁存器的所述电路的晶体管的泄漏。


10.根据权利要求4所述的装置，其中所述第一锁存器包括含有切换时间的晶体管，所述切换时间慢于所述第二锁存器的所述电路的晶体管的切换时间。


11.根据权利要求6所...

【专利技术属性】
技术研发人员：S·普鲁索塔曼，S·P·黛博纳，P·T·罗伊内，S·C·巴特林，K·B·钦塔马尼，
申请(专利权)人：德克萨斯仪器股份有限公司，
类型：发明
国别省市：美国;US