动态锁存器、数据运算单元、芯片、算力板及计算设备制造技术

本实用新型专利技术提供一种动态锁存器、数据运算单元、芯片、算力板及计算设备。动态锁存器，包括一输入端，用于输入一数据；一输出端，用于输出所述数据；一时钟信号端，用于提供时钟信号；一数据锁存单元，在所述时钟信号控制下锁存所述数据；一数据保持单元，用于保持所述数据锁存单元传输的所述数据；所述数据锁存单元、所述数据保持单元串联连接在所述输入端和所述输出端之间，所述数据锁存单元与所述数据保持单元之间具有一节点；其中，还包括一漏电补偿单元，所述漏电补偿单元电性连接在所述输入端以及所述节点之间。可以有效补偿节点的动态漏电流，提高数据的安全性和正确率。

【技术实现步骤摘要】
动态锁存器、数据运算单元、芯片、算力板及计算设备
本技术涉及一种受时钟控制的存储器件，尤其涉及一种在大规模数据运算设备中应用的动态锁存器、数据运算单元、芯片、算力板及计算设备。
技术介绍
动态锁存器应用非常广泛，可用做数字信号的寄存。图1为现有动态锁存器的电路结构图。如图1所示，动态锁存器100包括串联连接在输入端D及输出端Q之间的三态反相器101、反相器102。三态反相器101与反相器102之间形成节点S0，三态反相器101受两个反相时钟信号CKN、CKP的控制，当CKP为“0”时，CKN为“1”，三态反相器101导通，输入端D的数据通过三态反相器101以及反相器102传输至输出端；当CKN为“0”时，CKP为“1”，三态反相器101不导通，输入端D的数据不能通过三态反相器101，节点S0处的数据通过反相器102中晶体管的寄生电容暂存。在三态反相器101截止状态下，当输入端D的数据发生变化时，节点S0处的数据容易产生动态漏电，导致所暂存的数据丢失。因此，如何有效减少动态锁存器的动态漏电实为需要解决的问题。
技术实现思路
本技术所要解决的技术问题是提供一种动态锁存器，可以有效补偿节点的动态漏电流，提高数据的安全性和正确率。为了实现上述目的，本技术提供一种动态锁存器，包括一输入端，用于输入一数据；一输出端，用于输出所述数据；一时钟信号端，用于提供时钟信号；一数据锁存单元，在所述时钟信号控制下锁存所述数据；一数据保持单元，用于保持所述数据锁存单元传输的所述数据；所述数据锁存单元、所述数据保持单元串联连接在所述输入端和所述输出端之间，所述数据锁存单元与所述数据保持单元之间具有一节点；其中，还包括一漏电补偿单元，所述漏电补偿单元电性连接在所述输入端以及所述节点之间。上述的动态锁存器，其中，所述漏电补偿单元具有一第一端、一第二端以及一控制端，所述第一端电性连接至所述输入端，所述第二端电性连接至所述节点。上述的动态锁存器，其中，所述漏电补偿单元包括一PMOS晶体管及一NMOS晶体管，所述PMOS晶体管及所述NMOS晶体管串联连接在所述输入端与所述节点之间。上述的动态锁存器，其中，所述PMOS晶体管具有一源极端、一漏极端及一栅极端，所述NMOS晶体管具有一源极端、一漏极端及一栅极端，所述PMOS晶体管的所述源极端电性连接至所述节点，所述漏极端电性连接至所述NMOS晶体管的所述漏极端，所述NMOS晶体管的所述源极端电性连接至所述输入端。上述的动态锁存器，其中，所述PMOS晶体管与所述NMOS晶体管的栅极端并联并电性连接至所述节点。上述的动态锁存器，其中，所述PMOS晶体管与所述NMOS晶体管的栅极端并联并电性连接至所述输入端。上述的动态锁存器，其中，所述PMOS晶体管与所述NMOS晶体管的栅极端并联并电性连接至一电源。上述的动态锁存器，其中，所述PMOS晶体管与所述NMOS晶体管的栅极端并联并电性连接至一地。上述的动态锁存器，其中，所述漏电补偿单元包括一NMOS晶体管，所述NMOS晶体管具有一源极端、一漏极端及一栅极端，所述NMOS晶体管的所述漏极端电性连接至所述节点，所述源极端电性连接至所述输入端，所述栅极端电性连接至一地。上述的动态锁存器，其中，所述漏电补偿单元包括一PMOS晶体管，所述PMOS晶体管具有一源极端、一漏极端及一栅极端，所述PMOS晶体管的所述源极端电性连接至所述节点，所述漏极端电性连接至所述输入端，所述栅极端电性连接至一电源。上述的动态锁存器，其中，所述时钟信号包括一第一时钟信号及一第二时钟信号，所述第一时钟信号与所述第二时钟信号反相。上述的动态锁存器，其中，所述数据锁存单元为三态反相器。上述的动态锁存器，其中，所述数据保持单元为反相器。使用本技术的动态锁存器，可以从输入端反馈漏电电流到节点，补偿节点的动态漏电流，提高数据存储的稳定性，进而增强数据的安全性和正确率。为了更好地实现上述目的，本技术还提供了一种数据运算单元，包括互联连接的控制电路、运算电路、多个动态锁存器，所述多个动态锁存器为串联和/或并联连接；其中，所述多个动态锁存器为上述的任意一种动态锁存器。为了更好地实现上述目的，本技术还提供了一种芯片，其中，包括至少一个上述的数据运算单元。为了更好地实现上述目的，本技术还提供了一种用于计算设备的算力板，其中，包括至少一个上述的芯片。为了更好地实现上述目的，本技术还提供了一种计算设备，包括电源板、控制板、连接板、散热器以及多个算力板，所述控制板通过所述连接板与所述算力板连接，所述散热器设置在所述算力板的周围，所述电源板用于向所述连接板、所述控制板、所述散热器以及所述算力板提供电源，其中，所述算力板为上述的算力板。本技术的有益功效在于：可以有效补偿节点的动态漏电流，提高数据的安全性和正确率。以下结合附图和具体实施例对本技术进行详细描述，但不作为对本技术的限定。附图说明图1为现有动态锁存器的电路结构示意图；图2为本技术一实施例动态锁存器的电路结构示意图；图3为本技术又一实施例动态锁存器的电路结构示意图；图4为本技术另一实施例动态锁存器的电路结构示意图；图5为本技术再一实施例动态锁存器的电路结构示意图；图6为本技术拓展实施例动态锁存器的电路结构示意图；图7为本技术又一拓展实施例动态锁存器的电路结构示意图；图8为本技术数据运算单元的结构示意图；图9为本技术芯片的结构示意图；图10为本技术算力板的结构示意图；图11为本技术计算设备的结构示意图。其中，附图标记：100、200：动态锁存器101：三态反相器102：反相器201：数据锁存单元202：数据保持单元203：漏电补偿单元201P1、201P2、203P：PMOS晶体管201N1、201N2、203N：NMOS晶体管800：数据运算单元801：控制电路802：运算电路900：芯片901：控制单元1000：算力板1100：计算设备1101：连接板1102：控制板1103：散热器1104：电源板D：输入端Q：输出端CKP、CKN：时钟信号S0、S1：节点具体实施方式下面结合附图对本技术的结构原理和工作原理作具体的描述：在说明书及后续的权利要求当中使用了某些词汇来指称特定组件。所属领域中具有通常知识者应可理解，制造商可能会用不同的名词来称呼同一个组件。本说明书及后续的权利要求并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。在通篇说明书及后续的权利要求当中所提及的“包括”本文档来自技高网...

【技术保护点】
1.一种动态锁存器，其特征在于，包括：/n一输入端，用于输入一数据；/n一输出端，用于输出所述数据；/n一时钟信号端，用于提供时钟信号；/n一数据锁存单元，在所述时钟信号控制下锁存所述数据；/n一数据保持单元，用于保持所述数据锁存单元传输的所述数据；/n所述数据锁存单元、所述数据保持单元串联连接在所述输入端和所述输出端之间，所述数据锁存单元与所述数据保持单元之间具有一节点；/n其中，还包括一漏电补偿单元，所述漏电补偿单元电性连接在所述输入端以及所述节点之间。/n

【技术特征摘要】
1.一种动态锁存器，其特征在于，包括：
一输入端，用于输入一数据；
一输出端，用于输出所述数据；
一时钟信号端，用于提供时钟信号；
一数据锁存单元，在所述时钟信号控制下锁存所述数据；
一数据保持单元，用于保持所述数据锁存单元传输的所述数据；
所述数据锁存单元、所述数据保持单元串联连接在所述输入端和所述输出端之间，所述数据锁存单元与所述数据保持单元之间具有一节点；
其中，还包括一漏电补偿单元，所述漏电补偿单元电性连接在所述输入端以及所述节点之间。


2.如权利要求1所述的动态锁存器，其特征在于：所述漏电补偿单元具有一第一端、一第二端以及一控制端，所述第一端电性连接至所述输入端，所述第二端电性连接至所述节点。


3.如权利要求2所述的动态锁存器，其特征在于：所述漏电补偿单元包括一PMOS晶体管及一NMOS晶体管，所述PMOS晶体管及所述NMOS晶体管串联连接在所述输入端与所述节点之间。


4.如权利要求3所述的动态锁存器，其特征在于：所述PMOS晶体管具有一源极端、一漏极端及一栅极端，所述NMOS晶体管具有一源极端、一漏极端及一栅极端，所述PMOS晶体管的所述源极端电性连接至所述节点，所述漏极端电性连接至所述NMOS晶体管的所述漏极端，所述NMOS晶体管的所述源极端电性连接至所述输入端。


5.如权利要求4所述的动态锁存器，其特征在于：所述PMOS晶体管与所述NMOS晶体管的栅极端并联并电性连接至所述节点。


6.如权利要求4所述的动态锁存器，其特征在于：所述PMOS晶体管与所述NMOS晶体管的栅极端并联并电性连接至所述输入端。


7.如权利要求4所述的动态锁存器，其特征在于：所述PMOS晶体管与所述NMOS晶体管的栅极端并联并电性连接至一电源。


8.如权利要求4所述的动态锁存器，其特...

【专利技术属性】
技术研发人员：刘杰尧，张楠赓，吴敬杰，马晟厚，
申请(专利权)人：杭州嘉楠耘智信息科技有限公司，
类型：新型
国别省市：浙江;33