【技术实现步骤摘要】
一种半导体器件及其制造方法
本专利技术属于半导体功率器件
尤其是一种半导体器件及其制造方法。
技术介绍
高压功率集成电路的发展离不开高压和低压半导体器件。高压功率集成电路常利用Bipolar晶体管的高模拟精度、CMOS的高集成度以及DMOS(Double-diffusedMOSFET)的高功率或电压特性,将Bipolar模拟电路、CMOS逻辑电路、CMOS模拟电路和DMOS高压功率器件单片集成在一起(简称BCD器件)。横向高压器件由于、栅极、都在芯片表面,易于通过内部连接与低压信号电路集成,被广泛应用于高压功率集成电路中。但由于DMOS器件的导通电阻Ron与器件耐压BV存在Ron∝BV2.3~2.6的关系,使得器件在高压应用时,导通电阻急剧上升,这就限制了横向高压DMOS器件在高压功率集成电路中的应用,尤其是在要求低导通损耗和小芯片面积的电路中。为了克服高导通电阻的问题,J.A.APPLES等人提出了RESURF(ReducedSURfaceField)降低表面场技术,被广泛应用于高压器件的设计中,以解决高导通电阻的
【技术保护点】
1.一种半导体器件,其特征在于:包括集成于同一芯片上的第一类高压nLDMOS器件(1)、第一类高压pLDMOS器件(2)、第二类高压nLDMOS器件(3)、第二类高压pLDMOS器件(4)、低压NMOS器件(5)、低压PMOS器件(6)和低压NPN器件(7);/n所述第一类高压nLDMOS器件(1)直接做在p型衬底(10)中,第二n
【技术特征摘要】
1.一种半导体器件,其特征在于:包括集成于同一芯片上的第一类高压nLDMOS器件(1)、第一类高压pLDMOS器件(2)、第二类高压nLDMOS器件(3)、第二类高压pLDMOS器件(4)、低压NMOS器件(5)、低压PMOS器件(6)和低压NPN器件(7);
所述第一类高压nLDMOS器件(1)直接做在p型衬底(10)中,第二n+接触区(82)处于第二金属电极(902)下、被第一n型深阱(21)包围;场氧化层(51)下设有第一p型降场层(301)、第一n型重掺杂层(201)、第二p型降场层(302)、第二n型重掺杂层(202),且第一p型降场层(301)、第一n型重掺杂层(201)、第二p型降场层(302)、第二n型重掺杂层(202)都被第一n型深阱(21)包围;第一n+接触区(81)和第一p+接触区(71)并排处于第一金属电极(901)下、被第一p型阱(31)包围;第一多晶硅栅(61)部分处于第一栅氧化层(41)上、部分处于场氧化层(51)上;第一多晶硅场板(62)处于场氧化层(51)上、与第二金属电极(902)相连;第一多晶硅栅(61)和第一多晶硅场板(62)处于栅氧化层(51)上、金属前介质(11)下;第一多晶硅栅(61)、第一多晶硅场板(62)、第一金属电极(901)和第二金属电极(902)通过金属前介质(11)相互隔离;
所述第一类高压pLDMOS器件(2)直接做在p型衬底(10)中,场氧化层(51)下设有第一p型降场层(301)、第一n型重掺杂层(201)、第二p型降场层(302)、第二n型重掺杂层(202),且第一p型降场层(301)、第一n型重掺杂层(201)、第二p型降场层(302)、第二n型重掺杂层(202)都被第一p型深阱(311)包围;第三p+接触区(73)处于第四金属电极(904)下、被第一p型深阱(311)包围;第二p+接触区(72)和第三n+接触区(83)并排处于第三金属电极(903)下、被第一n型阱(211)包围;第二多晶硅栅(63)部分处于第二栅氧化层(42)上、部分处于氧化层(51)上;第二多晶硅栅(63)和第二多晶硅场板(64)处于栅氧化层(51)上、金属前介质(11)下;第二多晶硅栅(63)、第二多晶硅场板(64)、第三金属电极(903)和第四金属电极(904)通过金属前介质(11)相互隔离;
所述第二类高压nLDMOS器件(3)直接做在p型衬底(10)中,其第五n+接触区(85)处于第六金属电极(906)下、被第三n型深阱(23)包围;第三栅氧化层(43)下方设有第一p型降场层(301)、第一n型重掺杂层(201)、第二p型降场层(302)、第二n型重掺杂层(202),且第一p型降场层(301)、第一n型重掺杂层(201)、第二p型降场层(302)、第二n型重掺杂层(202)都被第三n型深阱(23)包围;第四n+接触区(84)和第四p+接触区(74)并排处于第五金属电极(905)下、被第二p型阱(32)包围;第三多晶硅栅(65)处于第三栅氧化层(43)上、金属前介质(11)下;第三多晶硅栅(65)、第五金属电极(905)和第六金属电极(906)通过金属前介质(11)相互隔离;
所述第二类高压pLDMOS器件(4)直接做在p型衬底(10)中,其第六p+接触区(76)处于第八金属电极(908)下、被第二p型深阱(312)包围;第五p+接触区(75)和第六n+接触区(86)并排处于第七金属电极(907)下、被第二n型阱(212)包围;第四栅氧化层(44)下方设有第一p型降场层(301)、第一n型重掺杂层(201)、第二p型降场层(302)、第二n型重掺杂层(202),且第一p型降场层(301)、第一n型重掺杂层(201)、第二p型降场层(302)、第二n型重掺杂层(202)都被第二p型深阱(312)包围;第四多晶硅栅(66)处于栅氧化层(51)上、金属前介质(11)下;第四多晶硅栅(66)、第七金属电极(907)和第八金属电极(908)通过金属前介质(11)相互隔离;
所述低压NMOS器件(5)做在第三p型阱(33)中,其第十一n+接触区(811)处于第十三金属电极(913)下、被第三p型阱(33)包围;第九n+接触区(89)处于第十二金属电极(912)下;第七p+接触区(77)处于第十一金属电极(911)下、被第三p型阱(33)包围;第七多晶硅栅(67)处于第五栅氧化层(45)上、金属前介质(11)下;第五多晶硅栅(67)、第十二金属电极(912)和第十三金属电极(913)通过金属前介质(11)相互隔离;
所述低压PMOS器件(6)做在第五n型深阱(25)中,其第九p+接触区(79)处于第十六金属电极(916)下、被第五n型深阱(25)包围,所述第八p+接触区(78)处于第十五金属电极(915)下;第十n+接触区(810)处于第十四金属电极(914)下、被第五n型深阱(25)包围,所述第六多晶硅栅(68)处于栅氧化层(46)上、金属前介质(11)下,所述第六多晶硅栅(68)、第十六金属电极(916)和第十四金属电极(914)通过金属前介质(11)相互隔离;
所述低压NPN器件(7)直接做在p型衬底(10)中,其第六集电区n型阱(26)置于p型衬底(10)中,所述基区由第四p型阱(34)构成,所述第十p+接触区(710)位于第十八金属电极(918)下、被第四p型阱(34)包围,所述第十二n+接触区(812)位于第十九金属电极(919)下、被第四p型阱(34)包围,所述第十一n+接触区(811)位于第十七金属电极(917)下、被第六集电区n型阱(26)包围,所述第十七金属电极(917)、第十八金属电极(918)和第十九金属电极(919)通过金属前介质(11)相互隔离。
2.如权利要求1所述的半导体器件,其特征在于:第一类高压nLDMOS器件(1)、所述第一类高压pLDMOS器件(2)、所述第二类高压nLDMOS器件(3)、所述第二类高压pLDMOS器件(4)中,第一n型重掺杂层(201)位于第一p型降场层(301)下,第二p型降场层(302)位于第一n型重掺杂层(201)下,第二n型重掺杂层(202)位于第二p型降场层(302)下。
3.如权利要求1或2所述的半导体器件,其特征在于:所述器件第一p型深阱(311)被第二n型深阱(22)包围,p型第二深阱(312)被第四n型深阱(24)包围。
4.如权利要求3所述的半导体器件,其特征在于:所述器件第一n型阱(211)处于第二n型深阱(22)中,第二n型阱(212)处于第四n型深阱(24)中。
5.如权利要求1或2所述的半导体...
【专利技术属性】
技术研发人员:乔明,李欣键,袁章亦安,张波,
申请(专利权)人:电子科技大学,
类型:发明
国别省市:四川;51
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