内存单元及NAND型内存制造技术

本实用新型专利技术公开了一种内存单元，包含主动组件、电极、加热单元以及相变化单元。电极耦接于主动组件，且电极与该主动组件位于同一层。加热单元形成于电极上方，且加热器耦接于电极。相变化单元耦接于加热器，其中相变化单元形成于主动组件上方，且相变化单元与主动组件并联。

【技术实现步骤摘要】
内存单元及NAND型内存
本技术是关于一种内存单元以及内存单元的制造方法。
技术介绍
快闪(flashmemory)内存是一种非挥发性(non-volatile)的内存。当闪存缺乏外部电源供应时，亦能保存内存中的信息内容。闪存是由许多内存单元组成的。现有技术的闪存是利用浮动栅极晶体管(floatinggatetransistor)作为储存数据的单元，并根据储存于浮动栅极的电荷量来决定数据储存状态。然而，现有技术的闪存具有操作电压大、结构复杂而制造不易、写入(program)与读取(read)速度慢、以及循环寿命低等缺点。因此，业界亟需一种新颖且不具上述缺点的闪存。近年来，有开发出以相变化材料储存数据的内存组件，其中内存组件通过相变化材料的电阻变化(例如高阻值与低阻值)来储存信息。相变化材料是指一种可在不同相态(例如晶相与非晶相)之间转换的材料。不同相态使得相变化材料具有不同电阻值的电阻状态，以用于表示储存数据的不同数值。在操作内存单元时，可施加电流使得内存组件的温度提升以改变相变化材料的相态。
技术实现思路
鉴于以上的问题，本技术公开一种内存单元以及此内存单元的制造方法，应用这种内存单元可以制备高密度、结构简单、写入与读取速度快以及循环寿命长的闪存。本技术所公开的内存单元包含主动组件、两个电极、两个加热单元以及相变化单元。电极耦接于主动组件，且电极与该主动组件位于同一层。加热单元分别耦接于两个电极。相变化单元耦接于两个加热单元，其中相变化单元形成于主动组件上方，且相变化单元与主动组件并联。本技术所公开的闪存包含多个上述的内存单元串联连接。本技术另公开的内存单元的制造方法包含：形成主动组件；形成两个电极耦接于主动组件，且电极与主动组件位于同一层；形成两个加热单元分别位于两个电极上方，且两个加热单元分别耦接于两个电极；以及形成相变化单元于主动组件上方，相变化单元耦接于加热单元，且相变化单元与主动组件并联。根据本技术所公开的内存单元制造方法，电极与主动组件形成于同一层的介电层中，因而简化了内存单元的结构及制造处理。相变化单元与主动组件并联，因此本技术所公开的内存单元可应用于NAND型内存。本技术进一步公开了包含多个内存单元串联的NAND型内存，具有较低的操作电压以及较高的写入与读取速度。此外，在现有技术的闪存中多采用浮动栅极晶体管，其容易因较大操作电压而损坏；相较于此，由于本技术的闪存操作电压较低，因此较不易损害内存中的各组件，从而提升了内存的使用寿命。以上关于本公开内容的说明及以下的实施方式的说明用以示范与解释本技术的精神与原理，并且提供本技术的专利申请范围更进一步的解释。附图说明图1为根据本技术一实施例的闪存的电路示意图。图2为根据本技术第一实施例的内存单元的横截面示意图。图3至图5为形成图2中内存单元的开关的横截面示意图。图6和图7为形成图2中内存单元的加热器的横截面示意图。图8和图9为形成图2中内存单元的相变化单元的横截面示意图。图10根据本技术第二实施例的内存单元的横截面示意图。图11和图12为形成图10中内存单元的加热器的横截面示意图。图13和图14为形成图10中内存单元的相变化单元的横截面示意图。其中，附图标记：内存单元1、1-1、1-2、1”开关晶体管11、12字符线WL0～WL7位线BL1～BL3选择控制线CS开关控制线SSG、DSG基板100主动组件10源极/漏极110、120栅极130通道140栅极导电层131栅极金属层132栅极间隔物133第一电极20a第两个电极20b加热材料HM加热单元30相变化材料PCM相变化单元40热绝缘材料IM热绝缘单元50介电层DL、ILD通孔TH第一穿槽G1第二穿槽G2水平宽度W1、W2具体实施方式以下在实施方式中详细叙述本技术的详细特征以及优点，其内容足以使任何本领域技术人员了解本技术的
技术实现思路
并据以实施，且根据本说明书所公开的内容、权利要求书及图式，任何本领域技术人员可轻易地理解本技术相关的目的及优点。以下的实施例进一步详细说明本技术的观点，但非以任何观点限制本技术的范围。空间相对用语，诸如“下方”、“上方”、“之下”、“之上”及其类似用语，是用于简化描述附图中绘示的一个组件或结构与另一组件(或多个组件)或结构(或多个结构)的关系。除附图中描绘的方向外，空间相对用语旨在包含于使用或操作中的装置的不同方向。装置可为不同的方向(旋转90度或在其他的方向)，并且在此使用的空间相关描述词也可相应地被解释。图1为根据本技术一实施例的NAND型内存的电路示意图。NAND型内存包含多个内存单元1、两个个开关晶体管11、12、多条字符线(wordline)WL0～WL7、多条位线(bitline)BL1～BL3、多条选择控制线CS、两条开关控制线SSG、DSG。这些内存单元1串联连接，并且每个内存单元均包含并联连接的主动组件(例如晶体管)以及相变化组件。串联连接的多个内存单元1耦接至控制晶体管11、12的漏极/源极。上述控制晶体管以及主动组件包含N型或P型金氧半导体晶体管MOS，但不以此为限，只要能作为开关作用的组件均可为上述控制晶体管或主动组件。开关晶体管11之漏极/源极耦接至其中一条选择控制线CS，而开关晶体管12的漏极/源极耦接至其中一条位线(例如BL1)。开关晶体管11的栅极耦接至开关控制线SSG，而开关晶体管12的栅极耦接至开关控制线DSG。可借由开关控制线SSG及开关控制线DSG的电压信号来控制开关晶体管11、12的导通或断开，从而控制电流进出此串联连接的多个存储单元1。各个内存单元1的主动组件包含栅极，其耦接至多条字符线WL0～WL7中的一条。因此，可借由各字符线WL0～WL7的电压信号来控制电流是否流经相变化组件，以对内存单元1进行写入与读取。请并参照图2，为根据本技术第一实施例的内存单元的横截面示意图。在本实施例中，内存单元1包含主动组件10、第一电极20a、第二电极20b、两个加热单元30以及相变化单元40。主动组件10形成于基板100，并且主动组件10例如为晶体管，其包含源极/漏极110、源极/漏极120与栅极130。源极/漏极110、120是位于基板的掺杂区中，而栅极130设置于基板100上并位于源极/漏极110与源极/漏极120之间。在本技术的部分实施例中，基板100中还具有浅沟渠隔离(Shallowtrenchisolation，STI)结构以电性分离相邻的主动组件10。基板100的材质例如包含硅或其他半导体元素，如锗或III-V族元素，但不以此为限，而浅沟渠本文档来自技高网...

【技术保护点】
1.一种内存单元，其中包含：/n主动组件；/n两个电极，耦接于该主动组件，且该两个电极与该主动组件位于同一层；/n两个加热单元，且该两个加热单元分别耦接于该两个电极；以及/n相变化单元，耦接于该两个加热单元，该相变化单元形成于该主动组件上方，且该相变化单元与该主动组件并联。/n

【技术特征摘要】
1.一种内存单元，其中包含：
主动组件；
两个电极，耦接于该主动组件，且该两个电极与该主动组件位于同一层；
两个加热单元，且该两个加热单元分别耦接于该两个电极；以及
相变化单元，耦接于该两个加热单元，该相变化单元形成于该主动组件上方，且该相变化单元与该主动组件并联。


2.如权利要求1所述的内存单元，其中该两个电极分别耦接于该主动组件的源极与漏极，该两个电极与该主动组件的栅极位于同一层，且该相变化单元形成于该主动组件的栅...

【专利技术属性】
技术研发人员：刘峻志，廖昱程，邱泓瑜，李宜政，
申请(专利权)人：江苏时代全芯存储科技股份有限公司，江苏时代芯存半导体有限公司，
类型：新型
国别省市：江苏;32