【技术实现步骤摘要】
包括接触虚设沟道结构的接触结构的半导体器件
本公开涉及具有接触结构的半导体器件。
技术介绍
随着半导体器件正在变得高度集成，堆叠在堆叠结构中的电极层的数量正逐渐增加。所述多个电极层中的每个可以通过接触插塞电连接到堆叠结构外面的元件/结构。具有高的高宽比的多个接触插塞会使得半导体器件难以被高度集成。
技术实现思路
本专利技术构思的示例实施方式涉及提供一种半导体器件及其形成方法，该半导体器件有利于高集成并同时防止/抑制泄漏电流。根据示例实施方式，提供一种半导体器件，该半导体器件可以包括具有单元区域和与单元区域相邻的连接区域的基板。半导体器件可以包括堆叠结构，其中多个绝缘层和多个电极层交替地堆叠在基板上。半导体器件可以包括在单元区域中并穿过堆叠结构的多个单元沟道结构。半导体器件可以包括在连接区域中并穿过堆叠结构的多个虚设沟道结构。半导体器件可以包括在连接区域中并与所述多个电极层中的一个接触的接触结构。此外，接触结构可以与所述多个虚设沟道结构中的与其相邻的至少一个接触。根据示例实施方式，提供一种半...
【技术保护点】
1.一种半导体器件，包括：/n基板，具有单元区域和与所述单元区域相邻的连接区域；/n堆叠结构，其中多个绝缘层和多个电极层交替地堆叠在所述基板上；/n多个单元沟道结构，在所述单元区域中并穿过所述堆叠结构；/n多个虚设沟道结构，在所述连接区域中并穿过所述堆叠结构；以及/n接触结构，在所述连接区域中并与所述多个电极层中的一个接触，/n其中所述接触结构与所述多个虚设沟道结构中的与其相邻的至少一个接触。/n
【技术特征摘要】 【专利技术属性】
20181211 KR 10-2018-01587691.一种半导体器件，包括：
基板，具有单元区域和与所述单元区域相邻的连接区域；
堆叠结构，其中多个绝缘层和多个电极层交替地堆叠在所述基板上；
多个单元沟道结构，在所述单元区域中并穿过所述堆叠结构；
多个虚设沟道结构，在所述连接区域中并穿过所述堆叠结构；以及
接触结构，在所述连接区域中并与所述多个电极层中的一个接触，
其中所述接触结构与所述多个虚设沟道结构中的与其相邻的至少一个接触。
2.根据权利要求1所述的半导体器件，其中：
所述接触结构的上部区域的宽度大于所述接触结构的下部区域的宽度；
所述接触结构的所述上部区域与所述多个虚设沟道结构中的与其相邻的所述至少一个接触；并且
所述接触结构的所述下部区域与所述多个虚设沟道结构中的与其相邻的所述至少一个间隔开。
3.根据权利要求1所述的半导体器件，其中所述接触结构与所述多个虚设沟道结构中的彼此间隔开的四个接触。
4.根据权利要求1所述的半导体器件，其中所述接触结构包括在所述多个虚设沟道结构中的与其相邻的一个的第一部分和第二部分之间突出的突起。
5.根据权利要求1所述的半导体器件，还包括：
源极线，在所述单元区域中的所述基板与所述堆叠结构之间；
源极绝缘层，在所述连接区域中的所述基板与所述堆叠结构之间；以及
下绝缘层，在所述基板和所述源极绝缘层之间，
其中所述多个单元沟道结构电连接到所述源极线，
其中所述多个虚设沟道结构与所述源极线电隔离，并电连接到所述源极绝缘层和所述下绝缘层。
6.根据权利要求1所述的半导体器件，
其中所述多个单元沟道结构中的每个包括：
沟道图案；和
信息存储图案，在所述沟道图案的外侧上，并且
其中所述多个虚设沟道结构中的每个包括：
虚设沟道图案；和
虚设信息存储图案，在所述虚设沟道图案的外侧上。
7.根据权利要求6所述的半导体器件，其中所述接触结构与所述虚设沟道图案和所述虚设信息存储图案接触。
8.根据权利要求6所述的半导体器件，
其中所述多个单元沟道结构中的每个还包括芯图案，
其中所述多个虚设沟道结构中的每个还包括虚设芯图案，
其中所述虚设沟道图案在所述虚设芯图案的外侧上，并且
其中所述接触结构穿过所述虚设信息存储图案和所述虚设沟道图案以接触所述虚设芯图案。
9.根据权利要求6所述的半导体器件，还包括在所述基板和所述堆叠结构之间的源极线，
其中所述沟道图案电连接到所述源极线，并且
其中所述虚设沟道图案没有电连接到所述源极线。
10.根据权利要求9所述的半导体器件，其中所述沟道图案与所述源极线接触。
技术研发人员：朴株院，朴庆晋，金光洙，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR
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