一种FPGA数字滤波器及其实现方法技术

本发明专利技术公开了一种FPGA数字滤波器及其实现方法，包括三重积分器、寄存器组、加减组合逻辑电路、计时器及数据输出电路；三重积分器的输入端与输入信号连接，三重积分器的输出端与寄存器组的输入端连接，所述寄存器组的输出端与加减组合逻辑电路的输入端连接，加减组合逻辑电路的输出端与数据输出电路连接；所述寄存器组包括四个串联连接的寄存器，高频时钟信号分别与计时器、数据输出电路、寄存器组及三重积分器连接，所述计时器的输出信号分别与四个寄存器的使能端连接，每隔相同时间存储数据到寄存器组中。本发明专利技术滤波器资源占用少，输出不会有较大的延迟。

A FPGA digital filter and its implementation

【技术实现步骤摘要】
一种FPGA数字滤波器及其实现方法
本专利技术涉及数字滤波器领域，具体涉及一种FPGA数字滤波器及其实现方法。
技术介绍
Sinc3数字滤波器广泛应用于伺服控制系统。带宽是衡量一个伺服系统响应速度和加工能力的重要指标。要提高带宽，就要减小伺服控制周期的各个延迟环节。伺服所经常使用的sinc3数字滤波器，也是造成采样延迟的来源之一。目前常用的数字滤波器有两种。第一种为ADI公司提供的FPGA的IP核，该IP核采用了先积分后微分的方法。将传递函数G(z)做如下分解：可见，该数字滤波器可以分为1个纯比例环节，3个离散累加器1/(1-z-1)，以及3个间隔DR＝32个采样周期的微分器(1-z-DR)串联获得。采用的MCLKIN为FPGA电路输入时钟，一般为20MHZ。WORD_CLK为抽取时钟，由MCLKIN软件分频得到，其时钟周期为MCLKIN的DR＝32倍。假设MCLKIN的频率为20MHZ，周期50ns，那么WORD_CLK周期为1600ns，即1.6us。由于FPGA的常以寄存器为时序元件。因此在寄存器间本文档来自技高网...

【技术保护点】
1.一种FPGA数字滤波器，其特征在于，包括三重积分器、寄存器组、加减组合逻辑电路、计时器及数据输出电路；/n具体连接为：/n三重积分器的输入端与输入信号连接，三重积分器的输出端与寄存器组的输入端连接，所述寄存器组的输出端与加减组合逻辑电路的输入端连接，加减组合逻辑电路的输出端与数据输出电路连接；/n所述寄存器组包括四个串联连接的寄存器；/n高频时钟信号分别与计时器、数据输出电路、寄存器组及三重积分器连接，所述计时器的输出信号分别与四个寄存器的使能端连接，每隔相同时间存储数据到寄存器组中。/n

【技术特征摘要】
1.一种FPGA数字滤波器，其特征在于，包括三重积分器、寄存器组、加减组合逻辑电路、计时器及数据输出电路；
具体连接为：
三重积分器的输入端与输入信号连接，三重积分器的输出端与寄存器组的输入端连接，所述寄存器组的输出端与加减组合逻辑电路的输入端连接，加减组合逻辑电路的输出端与数据输出电路连接；
所述寄存器组包括四个串联连接的寄存器；
高频时钟信号分别与计时器、数据输出电路、寄存器组及三重积分器连接，所述计时器的输出信号分别与四个寄存器的使能端连接，每隔相同时间存储数据到寄存器组中。


2.根据权利要求1所述的FPGA数字滤波器，其特征在于，所述三重积分器由三个串联累加器构成。


3.根据权利要求1所述的FPGA数字滤波器，其特征在于，所述加减组合逻辑电路包括两个三输入的加法器及一个四输入的加减法器中。

【专利技术属性】
技术研发人员：王孝洪，周鑫东，江树人，黄淇松，张波，
申请(专利权)人：华南理工大学，
类型：发明
国别省市：广东;44