【技术实现步骤摘要】
非易失性存储器件
本公开涉及一种非易失性存储器件及其制造方法，更具体地，涉及包括外围电路接触的非易失性存储器件及其制造方法。
技术介绍
半导体存储器件是使用半导体诸如硅(Si)、锗(Ge)、砷化镓(GaAs)和磷化铟(InP)实现的存储器件。半导体存储器件通常可以分为易失性存储器件和非易失性存储器件。易失性存储器件是存储在其中的数据在电源中断时丢失的存储器件。易失性存储器件的代表性示例可以包括静态随机存取存储器(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)等。非易失性存储器件是即使在电源被切断时也保持存储在其中的数据的存储器件。非易失性存储器件的代表性示例可以包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、电阻存储器件(例如，相变RAM(PRAM)、铁电RAM(FRAM)、电阻RAM(RRAM))等。另外，非易失性存储器件的集成度已经提高以满足消费者所需的优异性能和低价格。然而，在二维或平面存储器件的情况下，集成度由单位...
【技术保护点】
1.一种非易失性存储器件，包括：/n基板，包括单元区域和外围电路区域；/n堆叠结构，在所述单元区域上，所述堆叠结构包括彼此分隔并依次堆叠的多个栅极图案；/n半导体图案，穿过所述堆叠结构连接到所述基板；/n外围电路元件，在所述外围电路区域上；/n第一层间绝缘膜，在所述单元区域和所述外围电路区域上，所述第一层间绝缘膜覆盖所述外围电路元件；以及/n下接触，穿过所述第一层间绝缘膜连接到所述外围电路元件，/n所述下接触的顶表面的高度低于或等于所述多个栅极图案中在所述第一层间绝缘膜上的最下面的栅极图案的底表面的高度。/n
【技术特征摘要】
20181204 KR 10-2018-01542591.一种非易失性存储器件，包括：
基板，包括单元区域和外围电路区域；
堆叠结构，在所述单元区域上，所述堆叠结构包括彼此分隔并依次堆叠的多个栅极图案；
半导体图案，穿过所述堆叠结构连接到所述基板；
外围电路元件，在所述外围电路区域上；
第一层间绝缘膜，在所述单元区域和所述外围电路区域上，所述第一层间绝缘膜覆盖所述外围电路元件；以及
下接触，穿过所述第一层间绝缘膜连接到所述外围电路元件，
所述下接触的顶表面的高度低于或等于所述多个栅极图案中在所述第一层间绝缘膜上的最下面的栅极图案的底表面的高度。
2.根据权利要求1所述的非易失性存储器件，还包括：
第二层间绝缘膜，覆盖所述堆叠结构和所述第一层间绝缘膜；和
上接触，穿过所述第二层间绝缘膜连接到所述下接触。
3.根据权利要求2所述的非易失性存储器件，其中在与所述第一层间绝缘膜的顶表面相同的水平处，所述下接触的宽度大于所述上接触的宽度。
4.根据权利要求2所述的非易失性存储器件，其中所述下接触和所述上接触包括彼此不同的材料。
5.根据权利要求2所述的非易失性存储器件，其中所述上接触的底表面低于所述下接触的最上表面。
6.根据权利要求1所述的非易失性存储器件，其中所述第一层间绝缘膜覆盖所述多个栅极图案中的最下面的栅极图案。
7.根据权利要求1所述的非易失性存储器件，其中所述多个栅极图案中的所述最下面的栅极图案沿着所述第一层间绝缘膜的顶表面延伸。
8.根据权利要求1所述的非易失性存储器件，其中所述下接触的所述顶表面的高度等于所述第一层间绝缘膜的顶表面的高度。
9.根据权利要求1所述的非易失性存储器件，其中
所述下接触包括直接连接到所述外围电路元件的第一部分以及在所述第一部分上的第二部分，以及
在所述第一部分和所述第二部分之间的边界处，所述第二部分的最下部分的宽度大于所述第一部分的最上部分的宽度。
10.根据权利要求1所述的非易失性存储器件，其中
所述下接触包括直接连接到所述外围电路元件的第一部分以及在所述第一部分上的第二部分，以及
相对于所述基板的顶表面，所述第二部分的侧壁的斜度小于所述第一部分的侧壁的斜度。
11.一种非易失性存储器件，包括：
基板，包括单元区域和外围电路区域；
接地选择线，在所述单元区域上，所述接地选择线沿着所述基板的顶表面延伸；
外围电路元件，在所述外围电路区域上；
在所述基板上的第一层间绝缘膜，所述第一层间绝缘膜覆盖所述接地选择线和所述外围电路元件；
模结构，在所述单元区域的所述第一层间绝缘膜上，所述模结构包括交替堆叠的字线和绝缘图案；
第二层间绝缘膜，在所述第一层间绝缘膜上，所述...
【专利技术属性】
技术研发人员：张桐熏，梁宇成，任峻成，黄盛珉，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR
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