阵列基板、阵列基板的制作方法和显示面板技术

本发明专利技术公开了一种阵列基板、阵列基板的制作方法和显示面板。该阵列基板包括衬底；位于衬底上的薄膜晶体管，薄膜晶体管包括：半导体层，半导体层包括源极区、漏极区以及位于源极区和漏极区之间的沟道区；源极区与沟道区之间，以及漏极区与沟道区之间的导电支路上均设有轻掺杂漏极区，轻掺杂漏极区相对于衬底的最高点低于源极区相对于衬底的最高点和漏极区相对于衬底的最高点。通过设置离子注入深度处到衬底的距离大于轻掺杂漏极区远离衬底的表面到衬底的距离。在轻掺杂漏极区减小薄膜晶体管的漏电流的基础上，降低了制作薄膜晶体管的工艺制程复杂度，从而降低了制作薄膜晶体管的成本。同时提高了不同薄膜晶体管的均匀性。

Fabrication method and display panel of array substrate and array substrate

【技术实现步骤摘要】
阵列基板、阵列基板的制作方法和显示面板
本专利技术实施例涉及显示
，尤其涉及一种阵列基板、阵列基板的制作方法和显示面板。
技术介绍
薄膜晶体管可以应用于各种显示装置中。在显示装置中，薄膜晶体管可以用作开关，控制外部信号是否输入至显示装置中。薄膜晶体管在截止状态通常会有漏电流，导致外部信号输入至显示装置存在误差。通过在薄膜晶体管的沟道两侧设置轻掺杂漏极区(LightlyDopedDrain，LDD)降低薄膜晶体管的漏电流，但是同时增加了薄膜晶体管的制作难度和成本，而且会降低薄膜晶体管的均匀性。
技术实现思路
本专利技术提供一种阵列基板、阵列基板的制作方法和显示面板，以实现在减小薄膜晶体管的漏电流的同时降低工艺制程的复杂度，降低薄膜晶体管的制作成本，提高薄膜晶体管的均匀性。第一方面，本专利技术实施例提供了一种阵列基板，包括：衬底；位于所述衬底上的薄膜晶体管，所述薄膜晶体管包括：半导体层，包括源极区、漏极区以及位于所述源极区和漏极区之间的沟道区；所述源极区与所述沟道区之间，以及所述漏极区与所述沟道区之间的导电本文档来自技高网...

【技术保护点】
1.一种阵列基板，其特征在于，包括：/n衬底；/n位于所述衬底上的薄膜晶体管，所述薄膜晶体管包括：/n半导体层，包括源极区、漏极区以及位于所述源极区和漏极区之间的沟道区；所述源极区与所述沟道区之间的导电支路以及所述漏极区与所述沟道区之间的导电支路上均设有轻掺杂漏极区，所述轻掺杂漏极区相对于所述衬底的最高点低于所述源极区相对于所述衬底的最高点和所述漏极区相对于所述衬底的最高点。/n

【技术特征摘要】
1.一种阵列基板，其特征在于，包括：
衬底；
位于所述衬底上的薄膜晶体管，所述薄膜晶体管包括：
半导体层，包括源极区、漏极区以及位于所述源极区和漏极区之间的沟道区；所述源极区与所述沟道区之间的导电支路以及所述漏极区与所述沟道区之间的导电支路上均设有轻掺杂漏极区，所述轻掺杂漏极区相对于所述衬底的最高点低于所述源极区相对于所述衬底的最高点和所述漏极区相对于所述衬底的最高点。


2.根据权利要求1所述的阵列基板，其特征在于，所述轻掺杂漏极区相对于所述衬底的最高点与所述沟道区相对于所述衬底的最高点平齐。


3.根据权利要求1所述的阵列基板，其特征在于，所述源极区和所述漏极区均位于各自导电支路上所述轻掺杂漏极区的上方，所述源极区的厚度和所述漏极区的厚度均不大于所述轻掺杂漏极区的厚度。


4.根据权利要求3所述的阵列基板，其特征在于，所述轻掺杂漏极区的厚度为50nm，所述源极区的厚度和所述漏极区的厚度均在30-50nm之间。


5.根据权利要求1所述的阵列基板，其特征在于，所述源极区和所述漏极区均位于各自导电支路上所述轻掺杂漏极区的侧方，所述源极区的厚度和所述漏极区的厚度均...

【专利技术属性】
技术研发人员：万康，冯兵明，顾维杰，葛泳，马应海，
申请(专利权)人：云谷固安科技有限公司，
类型：发明
国别省市：河北;13