一种SOC中模块接口时序的优化方法技术

本发明专利技术公开了一种SOC中模块接口时序的优化方法，本发明专利技术采用综合考虑接口寄存器前后两级逻辑单元权重的方法来处理接口时序的问题。接口时序处理困难主要是由于接口外面时序的未知，以及接口寄存器内部逻辑的限制，因此本发明专利技术通过以数学权重的方式来统筹兼顾接口寄存器内部逻辑单元和接口寄存器外部逻辑单元，从而决定接口寄存器的大致放置位置。本发明专利技术充分考虑接口自己所有的时序要求以及接口内部寄存器的所有时序要求，以权重值的形式体现，这样能更准确的描述接口对时序所要求的紧急程度；同时只提供大概的范围限制，不限定具体的位置，只给EDA工具优化时序的方向。

An optimization method of module interface timing in SoC

【技术实现步骤摘要】
一种SOC中模块接口时序的优化方法
本专利技术涉及IC设计
，具体来说，涉及一种SOC中模块接口时序的优化方法。
技术介绍
随着半导体制造技术的飞速发展，半导体芯片为了达到更快的运算速度、更大的存储量以及实现更多的功能，半导体芯片向更高集成度方向发展。半导体芯片的集成度越高，其制造的过程也变得越发复杂，目前先进的集成电路制造工艺一般都包含几百个工艺步骤。半导体芯片设计分为前端和后端设计，而在当前的集成电路后端设计中，模块接口时序的收敛向来是最难解决的，一般都是以芯片的模块内部时序收敛为先，最后再处理模块接口的时序。由于模块内部时序的优先，会导致很多标准单元都已经放在距离接口比较远的区域来满足内部时序的收敛，这些标准单元很难再移动，从而导致接口时序很难收敛。并且处理接口时序都是纯粹采用设置输入接口延时和输出接口延时来让EDA工具处理接口时序单元的放置，但是由于模块接口外部时序的未知性，导致输入接口延时和输出接口延时的虚拟性，从而很难准确的满足接口时序路径的准确要求。针对相关技术中的问题，目前尚未提出有效的解决方案。专本文档来自技高网...

【技术保护点】
1.一种SOC中模块接口时序的优化方法，对于所述SOC中任意模块，获取其内寄存器的其他寄存器来的输入逻辑和到一外寄存器的输出逻辑，及所述内寄存器通过某一接口连接的外寄存器的外逻辑，其特征在于，所述优化方法包括以下步骤：/n步骤1，设置所有逻辑单元的权重为此逻辑单元的输入端个数，计算所述内寄存器中其他寄存器来的输入逻辑的权重，内寄存器到所述模块内有多条路径，获取所述输入逻辑的内的所有的时序路径中最大的总权重，设置为b_max；/n步骤2，计算内寄存器到一外寄存器的输出逻辑的权重，获得内寄存器到某一特定端口最大的总权重，设置为a_max；/n步骤3，再计算内寄存器通过某一接口连接的外寄存器的外逻辑...

【技术特征摘要】
1.一种SOC中模块接口时序的优化方法，对于所述SOC中任意模块，获取其内寄存器的其他寄存器来的输入逻辑和到一外寄存器的输出逻辑，及所述内寄存器通过某一接口连接的外寄存器的外逻辑，其特征在于，所述优化方法包括以下步骤：
步骤1，设置所有逻辑单元的权重为此逻辑单元的输入端个数，计算所述内寄存器中其他寄存器来的输入逻辑的权重，内寄存器到所述模块内有多条路径，获取所述输入逻辑的内的所有的时序路径中最大的总权重，设置为b_max；
步骤2，计算内寄存器到一外寄存器的输出逻辑的权重，获得内寄存器到某一特定端口最大的总权重，设置为a_max；
步骤3，再计算内寄存器通过某一接口连接的外寄存器的外逻辑的权重，获得C区的外寄存器1到某一特定端口的所有路径上的最大总体权重，设置为c_max；
步骤4，对b_max、a_max及c_max进行比较，计算得到内寄存器相对于接口的一个预估距离；
步骤5，通过在EDA工具中通过加region的形式将所述内寄存器限制在距离对应接口为所述预估距离的范围内。


2.根据权利要求1所述的一种SOC中模块接口时序的优化方法，其特征在于，所述步骤4进一步包括：给定内寄存器相对于选定的对应的接口一个基准距离d...

【专利技术属性】
技术研发人员：王飞，丁军锋，张少华，马卓，田金峰，张明，郭御风，
申请(专利权)人：天津飞腾信息技术有限公司，
类型：发明
国别省市：天津;12