一种FIFO master接口、具有该接口的FPGA及应用制造技术

本发明专利技术提供了一种FIFO master接口、具有该接口的FPGA及应用。其中，FIFO master接口，包括有限状态机、状态通路、写FIFO模块和读FIFO模块；状态通路，其用于将接口下游的FIFO slave接口状态信号拉到接口上游端；写FIFO模块，其用于当接口上游端中指示写命令/数据FIFO满信号为非满状态，接收写命令/数据，且有限状态机判断接口下游的命令FIFO/数据FIFO为非满时，由有限状态机产生相应控制信号向FIFO slave接口的命令FIFO/数据FIFO写命令/数据；读FIFO模块，其用于当接口上游端中指示读命令/数据FIFO的空信号为非空状态，有限状态机判断接口下游的读命令/数据FIFO的空信号为非空时，则由有限状态机产生相应控制信号向从FIFO slave接口读命令/数据并压入读FIFO模块。

A FIFO master interface, FPGA with the interface and its application

【技术实现步骤摘要】
一种FIFOmaster接口、具有该接口的FPGA及应用
本专利技术属于通信接口
，尤其涉及一种FIFOmaster接口、具有该接口的FPGA及应用。
技术介绍
本部分的陈述仅仅是提供了与本专利技术相关的
技术介绍
信息，不必然构成在先技术。专利技术人发现，传统FIFOmaster基本都是SoC(system-on-chip,片上系统)，一般只能针对一种slaveFIFO，对于支持FIFO但是不支持FIFOmaster模式的产品相对来说不够灵活，而且开发周期长，耗费时间成本高，接口IP(IntellectualProperty：知识产权)内部信号不透明。
技术实现思路
为了解决上述问题，本专利技术的第一个方面提供一种FIFOmaster接口，其能够实现从普通FIFO接口到FIFOmaster接口的转换，使得用户可根据需求直接调用FIFOmaster接口，实现上层与下层的灵活对接，且做到与FIFOmaster接口相连的FPGA的重复利用。为了实现上述目的，本专利技术采用如下技术方案：一种FIFOmaster接口，包括：有限状态机、状态通路、写FIFO模块和读FIFO模块；状态通路，其用于将接口下游的FIFOslave接口状态信号拉到接口上游端；写FIFO模块，其用于当接口上游端中指示写命令/数据FIFO满信号为非满状态，接收写命令/数据，且有限状态机判断接口下游的命令FIFO/数据FIFO为非满时，由有限状态机产生相应控制信号向FIFOslave接口的命令FIFO/数据FIFO写命令/数据；读FIFO模块，其用于当接口上游端中指示读命令/数据FIFO的空信号为非空状态，有限状态机判断接口下游的读命令/数据FIFO的空信号为非空时，则由有限状态机产生相应控制信号向从FIFOslave接口读命令/数据并压入读FIFO模块。作为一种实施方式，接口下游的FIFOslave接口状态信号包括：写命令FIFO满信号、读命令FIFO空信号、写数据FIFO满信号和读数据FIFO空信号。作为一种实施方式，状态通路将接口下游的FIFOslave接口状态信号拉到接口上游端，包括指示写命令FIFO的满信号、指示读命令FIFO的空信号、指示写数据FIFO的满信号和指示读数据FIFO的空信号。作为一种实施方式，所述FIFOmaster接口的上游端还用于接收上游控制信号，所述上游控制信号包括上游器件给的输入时钟信号、写使能信号、读使能信号和包结束输入信号。作为一种实施方式，所述FIFOmaster接口的下游端还用于发送下游接口控制信号，所述下游接口控制信号片选信号、读数据/命令使能信号、写数据/命令使能信号、数据/命令输入/输出、命令FIFO选中信号和包结束信号。作为一种实施方式，所述FIFOmaster接口采用现场可编程逻辑门阵列实现。为了解决上述问题，本专利技术的第二个方面提供一种FIFOmaster接口的应用，其用于实现分别与FIFOmaster接口相连的上游器件和下游器件之间的相互通信。为了实现上述目的，本专利技术采用如下技术方案：一种FIFOmaster接口，其上游端与上游器件相连，下游端与下游器件相连；所述上游器件具备FIFO接口，所述FIFO接口用于调用如上述所述FIFOmaster接口；所述下游器件符合slaveFIFO时序；所述FIFOmaster接口用于实现上游器件和下游器件之间的相互通信。作为一种实施方式，FIFOmaster接口用于实现上游器件和下游器件之间的相互通信的过程为：上游器件通过FIFO接口向FIFOmaster接口中的写FIFO模块写入命令/数据，FIFOmaster接口中的有限状态机用来判断下游器件FIFO空满状态，进而产生相应控制信号，对下游器件进行写命令/数据操作；上游器件根据下游器件FIFO的空满状态进行读命令/数据操作，FIFOmaster接口中的有限状态机产生相应控制信号，从下游器件FIFOslave中读回命令/数据，并缓存入FIFOmaster接口中的读FIFO模块。作为一种实施方式，当读FIFO模块的空信号为非空状态，上游器件通过FIFO接口读取读FIFO模块中的命令/数据。为了解决上述问题，本专利技术的第三个方面提供一种FPGA，其具有FIFOmaster接口，能够实现从普通FIFO接口到FIFOmaster接口的转换，使得用户可根据需求直接调用FIFOmaster接口，实现上层与下层的灵活对接，且做到与FIFOmaster接口相连的FPGA的重复利用。为了实现上述目的，本专利技术采用如下技术方案：一种FPGA，其具有FIFOmaster接口。本专利技术的有益效果是：(1)本专利技术能够向用于提供一款上游对应FIFO接口和下游对应FIFOslave的接口，能够在现场可编程逻辑门阵列(比如：FPGA内部)实现接口时序的转换，能支持一些支持FIFO但不支持FIFOmaster协议的设计经由此接口，实现FIFOmaster功能，与传统方法相比，无需上游设备支持FIFOmaster时序，只需支持FIFO接口，相对来说更加通用，节省用户的开发时间，降低用户芯片的开发周期。(2)本专利技术使用的FIFO深度可根据用户需求进行相应调整，保证了整个设计的灵活性，增加用户的使用体验。(3)本专利技术能够使用现场可编程逻辑门阵列构建整个实现，成本低，对于不同型号的现场可编程逻辑门阵列，均可兼容，只需用户根据需求进行相应修改，保证了FIFOmaster接口的通用性，同时易于调试。附图说明构成本专利技术的一部分的说明书附图用来提供对本专利技术的进一步理解，本专利技术的示意性实施例及其说明用于解释本专利技术，并不构成对本专利技术的不当限定。图1是本专利技术实施例的一种FIFOmaster接口结构示意图；图2是本专利技术实施例的FIFO接口的读写时序示意图；图3是本专利技术实施例的FIFOmaster接口的读写时序示意图；图4是本专利技术实施例的一种FIFOmaster接口应用示意图。具体实施方式下面结合附图与实施例对本专利技术作进一步说明。应该指出，以下详细说明都是例示性的，旨在对本专利技术提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本专利技术所属
的普通技术人员通常理解的相同含义。需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本专利技术的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。术语解释：FIFO：FirstinputFirstoutput,先入先出队列；FIFOmaster接口：先入先出队列的主接口；FIFOslave接口：先入先出队列的从接口。实施例一如图1所本文档来自技高网...

【技术保护点】
1.一种FIFO master接口，其特征在于，包括：有限状态机、状态通路、写FIFO模块和读FIFO模块；/n状态通路，其用于将接口下游的FIFO slave接口状态信号拉到接口上游端；/n写FIFO模块，其用于当接口上游端中指示写命令/数据FIFO满信号为非满状态，接收写命令/数据，且有限状态机判断接口下游的命令FIFO/数据FIFO为非满时，由有限状态机产生相应控制信号向FIFO slave接口的命令FIFO/数据FIFO写命令/数据；/n读FIFO模块，其用于当接口上游端中指示读命令/数据FIFO的空信号为非空状态，有限状态机判断接口下游的读命令/数据FIFO的空信号为非空时，则由有限状态机产生相应控制信号向从FIFO slave接口读命令/数据并压入读FIFO模块。/n

【技术特征摘要】
1.一种FIFOmaster接口，其特征在于，包括：有限状态机、状态通路、写FIFO模块和读FIFO模块；
状态通路，其用于将接口下游的FIFOslave接口状态信号拉到接口上游端；
写FIFO模块，其用于当接口上游端中指示写命令/数据FIFO满信号为非满状态，接收写命令/数据，且有限状态机判断接口下游的命令FIFO/数据FIFO为非满时，由有限状态机产生相应控制信号向FIFOslave接口的命令FIFO/数据FIFO写命令/数据；
读FIFO模块，其用于当接口上游端中指示读命令/数据FIFO的空信号为非空状态，有限状态机判断接口下游的读命令/数据FIFO的空信号为非空时，则由有限状态机产生相应控制信号向从FIFOslave接口读命令/数据并压入读FIFO模块。


2.如权利要求1所述的FIFOmaster接口，其特征在于，接口下游的FIFOslave接口状态信号包括：写命令FIFO满信号、读命令FIFO空信号、写数据FIFO满信号和读数据FIFO空信号。


3.如权利要求2所述的FIFOmaster接口，其特征在于，状态通路将接口下游的FIFOslave接口状态信号拉到接口上游端，包括指示写命令FIFO的满信号、指示读命令FIFO的空信号、指示写数据FIFO的满信号和指示读数据FIFO的空信号。


4.如权利要求1所述的FIFOmaster接口，其特征在于，所述FIFOmaster接口的上游端还用于接收上游控制信号，所述上游控制信号包括上游器件给的输入时钟信号、写使能信号、读使能信号和包结束输入信号。


5.如权利要求1所述的FIFOmaster接口，其特征在于，所述FIFOmaster接口的下游端还...

【专利技术属性】
技术研发人员：张洪柳，付云燕，于秀龙，
申请(专利权)人：山东方寸微电子科技有限公司，青岛方寸微电子科技有限公司，
类型：发明
国别省市：山东;37