一种高速数据缓冲器制造技术

本发明专利技术提供了一种高速数据缓冲器，通过多个采样电路对灵敏放大器接入高速数据信号和参考信号进行采样，使得灵敏放大器的输出由多个采样电路的采样结果来决定，进而能够消除单个采样结果错误对灵敏放大器的输出造成的影响，进而避免了高速数据信号和参考信号被噪声串扰造成的毛刺信号等被错误采样而导致误码的情况出现。同时，本发明专利技术提供的复位电路能够根据复位时钟信号控制交替运行复位状态和信号锁存放大状态，而在复位状态时将第一节点和第二节点之间连通，且在信号锁存放大状态将第一节点和第二节点之间断开，进而节省了半周期静态功耗。

A high speed data buffer

【技术实现步骤摘要】
一种高速数据缓冲器
本专利技术涉及高速数据处理
，更为具体地说，涉及一种高速数据缓冲器。
技术介绍
高速数据输入缓冲器(High-speeddatainputbuffer)是高速串口数据接口或存储器高速接口中用来采样高速输入数据的电路。其中，在高速串口数据接口或存储器高速接口中，由于通过信道高速传输过程中具有噪声串扰或码间干扰等非理性因素，导致接受端所收到的高速数据信号存在信号幅值变化及抖动问题，因而需要一个高速数据缓冲放大电路对输入数据进行采样及放大，恢复成正常的芯片内部数字信号。
技术实现思路
有鉴于此，本专利技术提供了一种高速数据缓冲器，有效解决现有技术中存在的技术问题。为实现上述目的，本专利技术提供的技术方案如下：一种高速数据缓冲器，包括：灵敏放大器和输出锁存器，所述灵敏放大器接入高速数据信号和参考信号，其中，所述灵敏放大器包括：PMOS交叉耦合放大电路，所述PMOS交叉耦合放大电路的第一端与所述输出锁存器的第一输入端在第一节点电连接，所述PMOS交叉耦合放大电路的第二端与所述输出锁存器的第二输入端在第二节点电连接；复位电路，所述复位电路用于根据复位时钟信号控制交替运行复位状态和信号锁存放大状态，其中，在所述复位状态时将所述第一节点和所述第二节点之间连通，且在所述信号锁存放大状态将所述第一节点和所述第二节点之间断开；以及，第一采样电路至第N采样电路，N为大于1的奇数，其中，任意一采样电路包括第一采样支路和第二采样支路，在所述复位状态时，所述第一采样支路的输出端与所述第一节点之间断开，且所述第一采样支路对所述高速数据信号进行采样得到第一电压并存储，同时所述第二采样支路的输出端与所述第二节点之间断开，且所述第二采样支路对所述参考信号进行采样得到第二电压并存储；以及在所述信号锁存放大状态时，所述第一采样支路的输出端与所述第一节点之间连通，且所述第一采样支路将所述第一电压传输至所述第一节点，同时所述第二采样支路的输出端与所述第二节点之间连通，且所述第二采样支路将所述第二电压传输至所述第二节点。可选的，所述第一采样支路包括第一开关管、第一存储电容、第二开关管和第三开关管；所述第一开关管的第一端与所述第一节点电连接，所述第一开关管的第二端与所述第一存储电容的第一极板和所述第二开关管的第一端均电连接，所述第一开关管的栅极接入第一通断控制时钟信号，所述第一通断控制时钟信号用于在所述复位状态时控制所述第一开关管截止，且在所述信号锁存放大状态时控制所述第一开关管导通；所述第一存储电容的第二极板与接地端电连接；所述第二开关管的第二端与所述第三开关管的第一端电连接，所述第二开关管的栅极接入第一采样时钟信号，所述第一采样时钟信号用于在复位状态时控制所述第二开关管导通，且在所述信号锁存放大状态时控制所述第二开关管截止；所述第三开关管的第二端与负极电压电连接，所述第三开关管的栅极接入所述高速数据信号。可选的，所述第二采样支路包括第四开关管、第二存储电容、第五开关管和第六开关管；所述第四开关管的第一端与所述第一节点电连接，所述第四开关管的第二端与所述第二存储电容的第一极板和所述第五开关管的第一端均电连接，所述第四开关管的栅极接入第二通断控制时钟信号，所述第二通断控制时钟信号用于在所述复位状态时控制所述第四开关管截止，且在所述信号锁存放大状态时控制所述第四开关管导通；所述第二存储电容的第二极板与接地端电连接；所述第五开关管的第二端与所述第六开关管的第一端电连接，所述第五开关管的栅极接入所述第二采样时钟信号，所述第二采样时钟信号用于在复位状态时控制所述第五开关管导通，且在所述信号锁存放大状态时控制所述第五开关管截止；所述第六开关管的第二端与负极电压电连接，所述第六开关管的栅极接入所述参考信号，所述第六开关管与所述第三开关管的导通类型相同。可选的，任意一采样电路中，所述第一开关管和所述第四开关管的导通类型相同，且所述第一开关管的栅极和所述第四开关管的栅极连接同一端口。可选的，任意一采样电路中，所述第二开关管和所述第五开关管的导通类型相同，且所述第二开关管的栅极和所述第五开关管的栅极连接同一端口。可选的，所述第一采样电路至第N采样电路的采样时钟信号的频率与所述复位时钟信号的频率相同，且所述复位时钟信号滞后于所述采样时钟信号。可选的，在所述第一采样电路至第N采样电路中，第i+1采样电路的采样时钟信号滞后于第i采样电路的采样时钟信号，i为大于0且小于N的整数。可选的，所述输出锁存器的第一输入端和第二输入端的负载相同。可选的，所述PMOS交叉耦合放大电路包括第一P型开关管和第二P型开关管；所述第一P型开关管的第一端和所述第二P型开关管的第一端均接入电源电压，所述第一P型开关管的第二端与所述第一节点电连接，所述第二P型开关管的第二端与所述第二节点电连接，所述第一P型开关管的栅极与所述第二节点电连接，所述第二P型开关管的栅极与所述第一节点电连接。可选的，所述复位电路包括复位开关管，所述复位开关管的第一端与所述第一节点电连接，所述复位开关管的第二端与所述第二节点电连接，所述复位开关管的栅极接入所述复位时钟信号。相较于现有技术，本专利技术提供的技术方案至少具有以下优点：本专利技术提供了一种高速数据缓冲器，包括第一采样电路至第N采样电路，任意一采样电路包括第一采样支路和第二采样支路，在所述复位状态时，所述第一采样支路的输出端与所述第一节点之间断开，且所述第一采样支路对所述高速数据信号进行采样得到第一电压并存储，同时所述第二采样支路的输出端与所述第二节点之间断开，且所述第二采样支路对所述参考信号进行采样得到第二电压并存储；以及在所述信号锁存放大状态时，所述第一采样支路的输出端与所述第一节点之间连通，且所述第一采样支路将所述第一电压传输至所述第一节点，同时所述第二采样支路的输出端与所述第二节点之间连通，且所述第二采样支路将所述第二电压传输至所述第二节点。由上述内容可知，本专利技术提供的技术方案，通过多个采样电路对灵敏放大器接入高速数据信号和参考信号进行采样，使得灵敏放大器的输出由多个采样电路的采样结果来决定，进而能够消除单个采样结果错误对灵敏放大器的输出造成的影响，进而避免了高速数据信号和参考信号被噪声串扰造成的毛刺信号等被错误采样而导致误码的情况出现。同时，本专利技术提供的复位电路能够根据复位时钟信号控制交替运行复位状态和信号锁存放大状态，而在复位状态时将第一节点和第二节点之间连通，且在信号锁存放大状态将第一节点和第二节点之间断开，进而节省了半周期静态功耗。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。图1为本专利技术实施例提供的一种高速数据缓冲器本文档来自技高网...

【技术保护点】
1.一种高速数据缓冲器，其特征在于，包括：灵敏放大器和输出锁存器，所述灵敏放大器接入高速数据信号和参考信号，其中，所述灵敏放大器包括：/nPMOS交叉耦合放大电路，所述PMOS交叉耦合放大电路的第一端与所述输出锁存器的第一输入端在第一节点电连接，所述PMOS交叉耦合放大电路的第二端与所述输出锁存器的第二输入端在第二节点电连接；/n复位电路，所述复位电路用于根据复位时钟信号控制交替运行复位状态和信号锁存放大状态，其中，在所述复位状态时将所述第一节点和所述第二节点之间连通，且在所述信号锁存放大状态将所述第一节点和所述第二节点之间断开；/n以及，第一采样电路至第N采样电路，N为大于1的奇数，其中，任意一采样电路包括第一采样支路和第二采样支路，在所述复位状态时，所述第一采样支路的输出端与所述第一节点之间断开，且所述第一采样支路对所述高速数据信号进行采样得到第一电压并存储，同时所述第二采样支路的输出端与所述第二节点之间断开，且所述第二采样支路对所述参考信号进行采样得到第二电压并存储；以及在所述信号锁存放大状态时，所述第一采样支路的输出端与所述第一节点之间连通，且所述第一采样支路将所述第一电压传输至所述第一节点，同时所述第二采样支路的输出端与所述第二节点之间连通，且所述第二采样支路将所述第二电压传输至所述第二节点。/n...

【技术特征摘要】
1.一种高速数据缓冲器，其特征在于，包括：灵敏放大器和输出锁存器，所述灵敏放大器接入高速数据信号和参考信号，其中，所述灵敏放大器包括：
PMOS交叉耦合放大电路，所述PMOS交叉耦合放大电路的第一端与所述输出锁存器的第一输入端在第一节点电连接，所述PMOS交叉耦合放大电路的第二端与所述输出锁存器的第二输入端在第二节点电连接；
复位电路，所述复位电路用于根据复位时钟信号控制交替运行复位状态和信号锁存放大状态，其中，在所述复位状态时将所述第一节点和所述第二节点之间连通，且在所述信号锁存放大状态将所述第一节点和所述第二节点之间断开；
以及，第一采样电路至第N采样电路，N为大于1的奇数，其中，任意一采样电路包括第一采样支路和第二采样支路，在所述复位状态时，所述第一采样支路的输出端与所述第一节点之间断开，且所述第一采样支路对所述高速数据信号进行采样得到第一电压并存储，同时所述第二采样支路的输出端与所述第二节点之间断开，且所述第二采样支路对所述参考信号进行采样得到第二电压并存储；以及在所述信号锁存放大状态时，所述第一采样支路的输出端与所述第一节点之间连通，且所述第一采样支路将所述第一电压传输至所述第一节点，同时所述第二采样支路的输出端与所述第二节点之间连通，且所述第二采样支路将所述第二电压传输至所述第二节点。


2.根据权利要求1所述的高速数据缓冲器，其特征在于，所述第一采样支路包括第一开关管、第一存储电容、第二开关管和第三开关管；
所述第一开关管的第一端与所述第一节点电连接，所述第一开关管的第二端与所述第一存储电容的第一极板和所述第二开关管的第一端均电连接，所述第一开关管的栅极接入第一通断控制时钟信号，所述第一通断控制时钟信号用于在所述复位状态时控制所述第一开关管截止，且在所述信号锁存放大状态时控制所述第一开关管导通；
所述第一存储电容的第二极板与接地端电连接；
所述第二开关管的第二端与所述第三开关管的第一端电连接，所述第二开关管的栅极接入第一采样时钟信号，所述第一采样时钟信号用于在复位状态时控制所述第二开关管导通，且在所述信号锁存放大状态时控制所述第二开关管截止；
所述第三开关管的第二端与负极电压电连接，所述第三开关管的栅极接入所述高速数据信号。


3.根据权利要求2所述的高速数据缓冲器，其特征在于，所述第二采样支路包括第四开关管、第二存储电容、第五开关管和第六开关管；
所述第四开关管的第一端与所述第一节点电连接，所述第四开关管的第二端与所述第二存储电容...

【专利技术属性】
技术研发人员：刘飞，陈胜宇，霍宗亮，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11