本发明专利技术公开了一种适应于声表面波传感器的反馈扫频式DDS设计方法，该方法包括以下步骤：一、频率设定；二、相位累加器和频率寄存器的累加；三、幅值和相位信息的获取；四、获取第一次刷新频率区间；五、获取第二次刷新频率区间；六、获取第三次刷新频率区间。本发明专利技术方法步骤简单，设计合理，采用FPGA微控制器对SWA声表面波传感器产生激励信号，通过反馈调节输出能够产生稳定可靠的激励信号，另外基于FPGA的可编程性能，成本低，避免模拟电路搭建。
A feedback sweep DDS design method for SAW sensors
【技术实现步骤摘要】
一种适应于声表面波传感器的反馈扫频式DDS设计方法
本专利技术属于声表面波传感器激励施加
，尤其是涉及一种适应于声表面波传感器的反馈扫频式DDS设计方法。
技术介绍
随着电子计算机技术的快速发展，DDS信号发生器作为一种通用的电子仪器，因其能产生不同频率、不同形状的波形，在生产、科研、电子测量及通信领域都得到了广泛的应用。但市场上能够看到的此类仪器在带宽、精度及波形种类等方面已经不能满足实际需求。目前，生产科研中通常使用的信号发生器大部分是由模拟电路构成，但因其体积大、难以调制、成本高等缺点，已经不符合电力行业对信号源的需求。而FPGA(Field-ProgrammableGateArray，现场可编程门阵列)微控制器作为一种新型高性能可编程技术，用户可通过硬件描述语言和专用设计工具对其内部逻辑资源模块进行重新配置，从根本上解决模拟电路的不足。声表面波传感器具有体积小、可靠性高等特点，可适用于井下监测瓦斯气体浓度。基于声表面波技术的传感器因其可适用于无线无源传感技术，通过对其发射有效的射频信号，才能激励其开始工作并反馈含有传感信息的射频信号。通过FPGA向声表面波传感器发射激励信号，解决现有DDS设计存在定点扫频的不灵活及激励信号施加不准确等问题，使其实际应用意义大大增强。
技术实现思路
本专利技术所要解决的技术问题在于针对上述现有技术中的不足，提供一种适应于声表面波传感器的反馈扫频式DDS设计方法，其方法步骤简单，设计合理，采用FPGA微控制器对SWA声表面波传感器产生激励信号，通过反馈调节输出能够产生稳定可靠的激励信号，另外基于FPGA的可编程性能，成本低，避免模拟电路搭建，实用性强。为解决上述技术问题，本专利技术采用的技术方案是：一种适应于声表面波传感器的反馈扫频式DDS设计方法，其特征在于，该方法包括以下步骤：步骤一、频率设定：步骤101、采用FPGA微控制器设置初始频率区间的下限为DFord＝5.0MHz，初始频率区间的上限为UFord＝15.0MHz；步骤102、采用FPGA微控制器设定初始频率为5MHz，并获得频率控制字存储至频率寄存器中；步骤103、将FPGA微控制器与声表面波传感器连接；步骤二、相位累加器和频率寄存器的累加：在第i个时钟信号中，获取相位累加器和频率寄存器的累加数据，具体过程如下：步骤201、采用FPGA微控制器将相位累加器中时钟频率的第0～7位与频率寄存器中频率控制字的第0～7位进行第一次相加，并将第一次相加后数据存入寄存器first1；其中，当第一次相加后数据存在进位时，将标志寄存器的进位标志位CF置1，当第一次相加后数据不存在进位时，将标志寄存器的进位标志位CF置0；步骤202、采用FPGA微控制器将相位累加器中时钟频率的第8～15位与频率寄存器中频率控制字的第8～15位进行第二次相加，得到第二次相加后数据；其中，当第二次相加后数据存在进位时，将标志寄存器的进位标志位CF置1，当第二次相加后数据不存在进位时，将标志寄存器的进位标志位CF置0；并将第二次相加后数据与寄存器first1中的第一次相加后数据进行次位拼接，得到第一次位拼接后数据，并将第一次位拼接后数据存入寄存器first2中；其中，当步骤201中第一次相加后数据存在进位时，将第一次相加后数据得到的进位标志位与第二次相加后数据的最后一位相加；步骤203、采用FPGA微控制器将相位累加器中时钟频率的第16～23位与频率寄存器中频率控制字的第16～23位进行第三次相加，得到第三次相加后数据；其中，当第三次相加后数据存在进位时，将标志寄存器的进位标志位CF置1，当第三次相加后数据不存在进位时，将标志寄存器的进位标志位CF置0；并将第三次相加后数据与寄存器first2中的第一次位拼接后数据进行次位拼接，得到第二次位拼接后数据，并将第二次位拼接后数据存入寄存器first3中；其中，当步骤202中第二次相加后数据存在进位时，将第二次相加后数据得到的进位标志位与第三次相加后数据的最后一位相加；步骤204、采用FPGA微控制器将相位累加器中时钟频率的第24～31位与频率寄存器中频率控制字的第24～31位进行第四次相加，得到第四次相加后数据；其中，当第四次相加后数据存在进位时，将标志寄存器的进位标志位CF置1，当第四次相加后数据不存在进位时，将标志寄存器的进位标志位CF置0；并将第四次相加后数据与寄存器first3中的第二次位拼接后数据进行次位拼接，得到第三次位拼接后数据；其中，所述第三次位拼接后数据包括由高位至低位依次布设的第四次相加后数据、第三次相加后数据、第二次相加后数据和第一次相加后数据；、当步骤203中第三次相加后数据存在进位时，将第三次相加后数据得到的进位标志位与第四次相加后数据的最后一位相加；步骤205、采用FPGA微控制器将第三次位拼接后数据赋值至相位累加器；其中，第三次位拼接后数据记作第i个时钟频率中相位累加器和频率寄存器的累加数据，i为正整数；步骤三、幅值和相位信息的获取：在第i个时钟信号中，获取幅值和相位信息，具体过程如下：步骤301、采用FPGA微控制器在ROM存储器中存储幅值数据和相位数据；步骤302、采用FPGA微控制器将第三次位拼接后数据进行截断处理，得到高14位数据，根据高14位数据得到输出激励信号的幅值和相位；步骤四、获取第一次刷新频率区间：步骤401、多次重复步骤二和步骤三，直至达到设定的激励时间时，完成一次第一轮扫频激励，进行一次下一轮扫频激励，直至一次最后一轮扫频激励的频率达到初始频率区间的上限；其中，一次第j轮扫频激励的频率为fj，且fj-fj-1＝2.5MHz，fj-1表示一次第j-1轮扫频激励的频率，j为正整数，且2≤j≤5；步骤402、在第一轮扫频激励，...，第j轮扫频激励，...，第5轮扫频激励的过程中，当SAW声表面器件反馈的信号有效时，FPGA微控制器将SAW声表面器件反馈有效信号时所对应的频率记作第一次刷新频率下限值fc1,d和第一次刷新频率上限值fc1,u；步骤五、获取第二次刷新频率区间：步骤501、采用FPGA微控制器设置二次频率区间的下限为fc1,d，二次频率区间的上限为fc1,u；步骤502、采用FPGA微控制器设定二次频率初始值f1′为fc1,d，并获得频率控制字存储至频率寄存器中；其中，二次频率初始值f1′为二次第一轮扫频激励的频率；步骤503、按照步骤二至步骤五所述的方法，直至达到设定的激励时间时，完成二次第一轮扫频激励，进行二次下一轮扫频激励，直至二次最后一轮扫频激励的频率达到二次频率区间的上限，并获取第二次刷新频率下限值fc2,d和第二次刷新频率上限值fc2,u；其中，二次第j′轮扫频激励的频率为f′j，且f′j-f′j-1＝0.625MHz，f′j-1表示二次第j′-1轮扫频激励的频率，j′为正整数，且2≤j′≤5；步骤六、获取第三次刷新频率区间：步骤6本文档来自技高网...
【技术保护点】
1.一种适应于声表面波传感器的反馈扫频式DDS设计方法，其特征在于，该方法包括以下步骤：/n步骤一、频率设定：/n步骤101、采用FPGA微控制器设置初始频率区间的下限为DFord＝5.0MHz，初始频率区间的上限为UFord＝15.0MHz；/n步骤102、采用FPGA微控制器设定初始频率为5MHz，并获得频率控制字存储至频率寄存器中；/n步骤103、将FPGA微控制器与声表面波传感器连接；/n步骤二、相位累加器和频率寄存器的累加：/n在第i个时钟信号中，获取相位累加器和频率寄存器的累加数据，具体过程如下：/n步骤201、采用FPGA微控制器将相位累加器中时钟频率的第0～7位与频率寄存器中频率控制字的第0～7位进行第一次相加，并将第一次相加后数据存入寄存器first1；其中，当第一次相加后数据存在进位时，将标志寄存器的进位标志位CF置1，当第一次相加后数据不存在进位时，将标志寄存器的进位标志位CF置0；/n步骤202、采用FPGA微控制器将相位累加器中时钟频率的第8～15位与频率寄存器中频率控制字的第8～15位进行第二次相加，得到第二次相加后数据；其中，当第二次相加后数据存在进位时，将标志寄存器的进位标志位CF置1，当第二次相加后数据不存在进位时，将标志寄存器的进位标志位CF置0；/n并将第二次相加后数据与寄存器first1中的第一次相加后数据进行次位拼接，得到第一次位拼接后数据，并将第一次位拼接后数据存入寄存器first2中；其中，当步骤201中第一次相加后数据存在进位时，将第一次相加后数据得到的进位标志位与第二次相加后数据的最后一位相加；/n步骤203、采用FPGA微控制器将相位累加器中时钟频率的第16～23位与频率寄存器中频率控制字的第16～23位进行第三次相加，得到第三次相加后数据；其中，当第三次相加后数据存在进位时，将标志寄存器的进位标志位CF置1，当第三次相加后数据不存在进位时，将标志寄存器的进位标志位CF置0；/n并将第三次相加后数据与寄存器first2中的第一次位拼接后数据进行次位拼接，得到第二次位拼接后数据，并将第二次位拼接后数据存入寄存器first3中；其中，当步骤202中第二次相加后数据存在进位时，将第二次相加后数据得到的进位标志位与第三次相加后数据的最后一位相加；/n步骤204、采用FPGA微控制器将相位累加器中时钟频率的第24～31位与频率寄存器中频率控制字的第24～31位进行第四次相加，得到第四次相加后数据；其中，当第四次相加后数据存在进位时，将标志寄存器的进位标志位CF置1，当第四次相加后数据不存在进位时，将标志寄存器的进位标志位CF置0；/n并将第四次相加后数据与寄存器first3中的第二次位拼接后数据进行次位拼接，得到第三次位拼接后数据；其中，所述第三次位拼接后数据包括由高位至低位依次布设的第四次相加后数据、第三次相加后数据、第二次相加后数据和第一次相加后数据；、当步骤203中第三次相加后数据存在进位时，将第三次相加后数据得到的进位标志位与第四次相加后数据的最后一位相加；/n步骤205、采用FPGA微控制器将第三次位拼接后数据赋值至相位累加器；其中，第三次位拼接后数据记作第i个时钟频率中相位累加器和频率寄存器的累加数据，i为正整数；/n步骤三、幅值和相位信息的获取：/n在第i个时钟信号中，获取幅值和相位信息，具体过程如下：/n步骤301、采用FPGA微控制器在ROM存储器中存储幅值数据和相位数据；/n步骤302、采用FPGA微控制器将第三次位拼接后数据进行截断处理，得到高14位数据，根据高14位数据得到输出激励信号的幅值和相位；/n步骤四、获取第一次刷新频率区间：/n步骤401、多次重复步骤二和步骤三，直至达到设定的激励时间时，完成一次第一轮扫频激励，进行一次下一轮扫频激励，直至一次最后一轮扫频激励的频率达到初始频率区间的上限；其中，一次第j轮扫频激励的频率为f...
【技术特征摘要】
1.一种适应于声表面波传感器的反馈扫频式DDS设计方法，其特征在于，该方法包括以下步骤：
步骤一、频率设定：
步骤101、采用FPGA微控制器设置初始频率区间的下限为DFord＝5.0MHz，初始频率区间的上限为UFord＝15.0MHz；
步骤102、采用FPGA微控制器设定初始频率为5MHz，并获得频率控制字存储至频率寄存器中；
步骤103、将FPGA微控制器与声表面波传感器连接；
步骤二、相位累加器和频率寄存器的累加：
在第i个时钟信号中，获取相位累加器和频率寄存器的累加数据，具体过程如下：
步骤201、采用FPGA微控制器将相位累加器中时钟频率的第0～7位与频率寄存器中频率控制字的第0～7位进行第一次相加，并将第一次相加后数据存入寄存器first1；其中，当第一次相加后数据存在进位时，将标志寄存器的进位标志位CF置1，当第一次相加后数据不存在进位时，将标志寄存器的进位标志位CF置0；
步骤202、采用FPGA微控制器将相位累加器中时钟频率的第8～15位与频率寄存器中频率控制字的第8～15位进行第二次相加，得到第二次相加后数据；其中，当第二次相加后数据存在进位时，将标志寄存器的进位标志位CF置1，当第二次相加后数据不存在进位时，将标志寄存器的进位标志位CF置0；
并将第二次相加后数据与寄存器first1中的第一次相加后数据进行次位拼接，得到第一次位拼接后数据，并将第一次位拼接后数据存入寄存器first2中；其中，当步骤201中第一次相加后数据存在进位时，将第一次相加后数据得到的进位标志位与第二次相加后数据的最后一位相加；
步骤203、采用FPGA微控制器将相位累加器中时钟频率的第16～23位与频率寄存器中频率控制字的第16～23位进行第三次相加，得到第三次相加后数据；其中，当第三次相加后数据存在进位时，将标志寄存器的进位标志位CF置1，当第三次相加后数据不存在进位时，将标志寄存器的进位标志位CF置0；
并将第三次相加后数据与寄存器first2中的第一次位拼接后数据进行次位拼接，得到第二次位拼接后数据，并将第二次位拼接后数据存入寄存器first3中；其中，当步骤202中第二次相加后数据存在进位时，将第二次相加后数据得到的进位标志位与第三次相加后数据的最后一位相加；
步骤204、采用FPGA微控制器将相位累加器中时钟频率的第24～31位与频率寄存器中频率控制字的第24～31位进行第四次相加，得到第四次相加后数据；其中，当第四次相加后数据存在进位时，将标志寄存器的进位标志位CF置1，当第四次相加后数据不存在进位时，将标志寄存器的进位标志位CF置0；
并将第四次相加后数据与寄存器first3中的第二次位拼接后数据进行次位拼接，得到第三次位拼接后数据；其中，所述第三次位拼接后数据包括由高位至低位依次布设的第四次相加后数据、第三次相加后数据、第二次相加后数据和第一次相加后数据；、当步骤203中第三次相加后数据存在进位时，将第三次相加后数据得到的进位标志位与第四次相加后数据的最后一位相加；
步骤205、采用FPGA微控制器将第三次位拼接后数据赋值至相位累加器；其中，第三次位拼接后数据记作第i个时钟频率中相位累加器和频率寄存器的累加数据，i为正整数；
步骤三、幅值和相位信息的获取：
在第i个时钟信号中，获取幅值和相位信息，具体过程如下：
步骤301、采用FPGA微控制器在ROM存储器中存储幅值数据和相位数据；
步骤302、采用FPGA微控制器将第三次位拼接后数据进行截断处理，得到高14位数据，根据高14位数据得到输出激励信号的幅值和相位；
步骤四、获取第一次刷新频率区间：
步骤401、多次重复步骤二和步骤三，直至达到设定的激励时间时，完成一次第一轮扫频激励，进行一次下一轮扫频激励，直至一次最后一轮扫频激励的频率达到初始频率区间的上限；其中，一次第j轮扫频激励的频率为fj，且fj-fj-1＝2.5MHz，fj-1表示一次第j-1轮扫频激励的频率，j为正整数，且2≤j≤5；
步骤402、在第一轮扫频激励，...，第j轮扫频激励，...，第5轮扫频激励的过程中，当SAW声表面器件反馈的信号有效时，FPGA微控制器将SAW声表面器件反馈有效信号时所对应的频率记作第一次刷新频率下限值fc1,d和第一次刷新频率上限值fc1,u；
步骤五、获取第二次刷新频率区间：
【专利技术属性】
技术研发人员：张涛，朱寒，师晓云，郭宁，兰鹏涛，王益祎，
申请(专利权)人：西安科技大学，
类型：发明
国别省市：陕西;61
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