移位寄存器单元、栅极驱动电路和显示设备制造技术

本发明专利技术涉及一种移位寄存器单元、栅极驱动电路和显示设备。所述移位寄存器单元，包括：输入电路、复位电路、进复位电路与输出电路；输入电路的第一端、复位电路的第一端、进复位电路的控制端、输出电路的控制端分别与上拉节点连接，输出电路的第一端用于输出栅极驱动信号；复位电路包括第一晶体管与防漏电模块，防漏电模块的第一端与上拉节点连接，防漏电模块的第二端与第一晶体管的第一端连接，用于减小第一晶体管的漏电流，第一晶体管的第二端与第一低压电源信号线连接，第一晶体管的控制端用于接收第二复位信号。根据本发明专利技术的实施例，可以提高上拉节点的电压保持能力，减小移位寄存器单元输出栅极驱动信号的时延，减弱水平条状画面不均现象。

Shift register unit, gate drive circuit and display device

【技术实现步骤摘要】
移位寄存器单元、栅极驱动电路和显示设备
本专利技术涉及显示
，尤其涉及一种移位寄存器单元、栅极驱动电路和显示设备。
技术介绍
相关技术中，GOA(GateOnArray，阵列基板行驱动)技术为集成在阵列基板的栅极驱动技术，用于实现移位寄存器的功能。GOA技术减少了栅极驱动IC(芯片)，节省了材料成本和生产工艺成本，实现了显示装置的窄边框或无边框。因此，显示装置的显示面板广泛采用GOA技术。对于GOA栅极驱动器结构的显示面板，当GOA驱动能力不足时往往会导致水平条状的画面不均现象，即导致水平block不良。例如，对于大尺寸GOA显示产品，随着尺寸越来越大，对GOA栅极驱动器的驱动能力要求也越大，当工艺发生较大波动时，GOA栅极驱动器中的上拉节点的电压保持能力不足，会导致输出信号会出现延迟较大的情况，产生水平block不良。
技术实现思路
本专利技术提供一种移位寄存器单元、栅极驱动电路和显示设备，以解决相关技术中的不足。根据本专利技术实施例的第一方面，提供一种移位寄存器单元，包括：输入电路、复位电路、进复位电路与输出电路；所述输入电路的第一端与上拉节点连接，用于对所述上拉节点充电；所述复位电路的第一端与所述上拉节点连接，用于对所述上拉节点的电位进行复位；所述进复位电路的控制端与所述上拉节点连接，所述进复位电路的第一端用于输出进位信号或第一复位信号；所述输出电路的控制端与所述上拉节点连接，所述输出电路的第一端用于在所述上拉节点的电位与下拉节点的电位的控制下输出栅极驱动信号；所述复位电路包括第一晶体管与防漏电模块，所述防漏电模块的第一端与所述上拉节点连接，所述防漏电模块的第二端与所述第一晶体管的第一端连接，用于减小所述第一晶体管的漏电流，所述第一晶体管的第二端与第一低压电源信号线连接，所述第一晶体管的控制端用于接收第二复位信号。在一个实施例中，所述防漏电模块包括第二晶体管；所述第二晶体管的第一端与所述上拉节点连接，所述第二晶体管的第二端与所述第一晶体管的第一端连接，所述第二晶体管的控制端与所述第一晶体管的控制端连接，或者，所述第二晶体管的控制端用于接收第一起始信号。在一个实施例中，所述第一晶体管为N型晶体管，所述第一晶体管的第一端为漏极，所述第一晶体管的第二端为源极，所述第一晶体管的控制端为栅极；所述第二晶体管为N型晶体管，所述第二晶体管的第一端为漏极，所述第二晶体管的第二端为源极，所述第二晶体管的控制端为栅极。在一个实施例中，所述输入电路包括第三晶体管，所述第三晶体管的第一端用于接收输入信号，所述第三晶体管的第二端为所述输入电路的第一端，所述第三晶体管的控制端与所述第三晶体管的第一端连接。在一个实施例中，所述进复位电路包括第四晶体管，所述第四晶体管的第一端与时钟信号线连接，所述第四晶体管的第二端为所述进复位电路的第一端，所述第四晶体管的控制端为所述进复位电路的控制端。在一个实施例中，所述输出电路包括第五晶体管与存储电容，所述第五晶体管的第一端与时钟信号线连接，所述第五晶体管的控制端为所述输出电路的控制端，所述第五晶体管的第二端为所述输出电路的第一端；所述存储电容串联在所述第五晶体管的控制端与所述第五晶体管的第二端之间。在一个实施例中，所述的移位寄存器单元，还包括帧前放电电路，所述帧前放电电路的第一端与所述上拉节点连接，所述帧前放电电路的第二端与所述第一低压电源信号线连接，所述帧前放电电路的控制端用于接收第二起始信号。在一个实施例中，所述的移位寄存器单元，还包括帧前放电电路，所述帧前放电电路的第一端与所述上拉节点连接，所述帧前放电电路的第二端与所述第一低压电源信号线连接，所述帧前放电电路的控制端用于接收第二起始信号。在一个实施例中，所述的移位寄存器单元，还包括第一降噪电路，所述第一降噪电路的第一端与所述上拉节点连接，用于对所述上拉节点的电位进行下拉降噪。在一个实施例中，所述第一降噪电路包括第一下拉控制电路、第二下拉控制电路、第一下拉电路、第二下拉电路与第三下拉电路；所述第一下拉控制电路的第一端与第一下拉控制节点连接，用于控制所述第一下拉控制节点的电位与第一下拉节点的电位；所述第二下拉控制电路的第一端与第二下拉控制节点连接，用于控制所述第二下拉控制节点的电位与第二下拉节点的电位；所述第一下拉电路的第一端与所述第一下拉节点连接，所述第一下拉电路的第二端与所述第二下拉节点连接，所述第一下拉电路的第三端与所述上拉节点连接；所述第二下拉电路的第一端与所述上拉节点连接，所述第二下拉电路的第二端与所述第一下拉节点连接；所述第三下拉电路的第一端与所述上拉节点连接，所述第三下拉电路的第二端与所述第二下拉节点连接。在一个实施例中，所述一下拉控制电路包括第七晶体管与第八晶体管，所述第七晶体管的第一端与第一电源电压信号线连接，所述第七晶体管的第二端与所述第一下拉控制节点连接，所述第七晶体管的控制端与所述第七晶体管的第一端连接；所述第八晶体管的第一端与所述第七晶体管的第一端连接，所述第八晶体管的第二端与所述第一下拉节点连接，所述第八晶体管的控制端与所述第一下拉控制节点连接。所述第二下拉控制电路包括第九晶体管与第十晶体管，所述第九晶体管的第一端与第二电源电压信号线连接，所述第九晶体管的第二端与所述第二下拉控制节点连接，所述第九晶体管的控制端与所述第九晶体管的第一端连接，所述第十晶体管的第一端与所述第九晶体管的第一端连接，所述第十晶体管的第二端与所述第二下拉节点连接，所述第十晶体管的控制端与所述第二下拉控制节点连接。所述第一下拉电路包括第十一晶体管与第十二晶体管，所述第十一晶体管的第一端与所述上拉节点连接，所述第十一晶体管的第二端与所述第一低压电源信号线连接，所述第十一晶体管的控制端与所述第一下拉节点连接，所述第十二晶体管的第一端与所述上拉节点连接，所述第十二晶体管的第二端与所述第一低压电源信号线连接，所述第十二晶体管的控制端与所述第二下拉节点连接。所述第二下拉电路包括第十三晶体管与第十四晶体管，所述第十三晶体管的第一端与所述第一下拉控制节点连接，所述第十三晶体管的第二端与所述第一低压电源信号线连接，所述第十三晶体管的控制端与所述上拉节点连接，所述第十四晶体管的第一端与所述第一下拉节点连接，所述第十四晶体管的第二端与所述第一低压电源信号线连接，所述第十四晶体管的控制端与所述上拉节点连接。所述第三下拉电路包括第十五晶体管与第十六晶体管，所述第十五晶体管的第一端与所述第二下拉控制节点连接，所述第十五晶体管的第二端与所述第一低压电源信号线连接，所述第十五晶体管的控制端与所述上拉节点连接，所述第十六晶体管的第一端与所述第二下拉节点连接，所述第十六晶体管的第二端与所述第一低压电源信号线连接，所述第十六晶体管的控制端与所述上拉节点连接。在一个实施例中，所述的移位寄存器单元，还包括第二降噪电路与第三降噪电路；所述第二降噪电路的第一端与所述第一下拉节点连接，所述第二降噪电路的第二端与所述第二下拉节点连接，所述第二降本文档来自技高网...

【技术保护点】
1.一种移位寄存器单元，其特征在于，包括：输入电路、复位电路、进复位电路与输出电路；/n所述输入电路的第一端与上拉节点连接，用于对所述上拉节点充电；/n所述复位电路的第一端与所述上拉节点连接，用于对所述上拉节点的电位进行复位；/n所述进复位电路的控制端与所述上拉节点连接，所述进复位电路的第一端用于输出进位信号或第一复位信号；/n所述输出电路的控制端与所述上拉节点连接，所述输出电路的第一端用于在所述上拉节点的电位与下拉节点的电位的控制下输出栅极驱动信号；/n所述复位电路包括第一晶体管与防漏电模块，所述防漏电模块的第一端与所述上拉节点连接，所述防漏电模块的第二端与所述第一晶体管的第一端连接，用于减小所述第一晶体管的漏电流，所述第一晶体管的第二端与第一低压电源信号线连接，所述第一晶体管的控制端用于接收第二复位信号。/n

【技术特征摘要】
1.一种移位寄存器单元，其特征在于，包括：输入电路、复位电路、进复位电路与输出电路；
所述输入电路的第一端与上拉节点连接，用于对所述上拉节点充电；
所述复位电路的第一端与所述上拉节点连接，用于对所述上拉节点的电位进行复位；
所述进复位电路的控制端与所述上拉节点连接，所述进复位电路的第一端用于输出进位信号或第一复位信号；
所述输出电路的控制端与所述上拉节点连接，所述输出电路的第一端用于在所述上拉节点的电位与下拉节点的电位的控制下输出栅极驱动信号；
所述复位电路包括第一晶体管与防漏电模块，所述防漏电模块的第一端与所述上拉节点连接，所述防漏电模块的第二端与所述第一晶体管的第一端连接，用于减小所述第一晶体管的漏电流，所述第一晶体管的第二端与第一低压电源信号线连接，所述第一晶体管的控制端用于接收第二复位信号。


2.根据权利要求1所述的移位寄存器单元，其特征在于，所述防漏电模块包括第二晶体管；所述第二晶体管的第一端与所述上拉节点连接，所述第二晶体管的第二端与所述第一晶体管的第一端连接，所述第二晶体管的控制端与所述第一晶体管的控制端连接，或者，所述第二晶体管的控制端用于接收第一起始信号。


3.根据权利要求2所述的移位寄存器单元，其特征在于，所述第一晶体管为N型晶体管，所述第一晶体管的第一端为漏极，所述第一晶体管的第二端为源极，所述第一晶体管的控制端为栅极；
所述第二晶体管为N型晶体管，所述第二晶体管的第一端为漏极，所述第二晶体管的第二端为源极，所述第二晶体管的控制端为栅极。


4.根据权利要求1所述的移位寄存器单元，其特征在于，所述输入电路包括第三晶体管，所述第三晶体管的第一端用于接收输入信号，所述第三晶体管的第二端为所述输入电路的第一端，所述第三晶体管的控制端与所述第三晶体管的第一端连接。


5.根据权利要求1所述的移位寄存器单元，其特征在于，所述进复位电路包括第四晶体管，所述第四晶体管的第一端与时钟信号线连接，所述第四晶体管的第二端为所述进复位电路的第一端，所述第四晶体管的控制端为所述进复位电路的控制端。


6.根据权利要求1所述的移位寄存器单元，其特征在于，所述输出电路包括第五晶体管与存储电容，所述第五晶体管的第一端与时钟信号线连接，所述第五晶体管的控制端为所述输出电路的控制端，所述第五晶体管的第二端为所述输出电路的第一端；所述存储电容串联在所述第五晶体管的控制端与所述第五晶体管的第二端之间。


7.根据权利要求1所述的移位寄存器单元，其特征在于，还包括帧前放电电路，所述帧前放电电路的第一端与所述上拉节点连接，所述帧前放电电路的第二端与所述第一低压电源信号线连接，所述帧前放电电路的控制端用于接收第二起始信号。


8.根据权利要求7所述的移位寄存器单元，其特征在于，所述帧前放电电路包括第六晶体管，所述第六晶体管的第一端为所述帧前放电电路的第一端，所述第六晶体管的第二端为所述帧前放电电路的第二端，所述第六晶体管的控制端为所述帧前放电电路的控制端。


9.根据权利要求1所述的移位寄存器单元，其特征在于，还包括第一降噪电路，所述第一降噪电路的第一端与所述上拉节点连接，用于对所述上拉节点的电位进行下拉降噪。


10.根据权利要求9所述的移位寄存器单元，其特征在于，所述第一降噪电路包括第一下拉控制电路、第二下拉控制电路、第一下拉电路、第二下拉电路与第三下拉电路；
所述第一下拉控制电路的第一端与第一下拉控制节点连接，用于控制所述第一下拉控制节点的电位与第一下拉节点的电位；
所述第二下拉控制电路的第一端与第二下拉控制节点连接，用于控制所述第二下拉控制节点的电位与第二下拉节点的电位；
所述第一下拉电路的第一端与所述第一下拉节点连接，所述第一下拉电路的第二端与所述第二下拉节点连接，所述第一下拉电路的第三端与所述上拉节点连接；
所述第二下拉电路的第一端与所述上拉节点连接，所述第二下拉电路的第二端与所述第一下拉节点连接；
所述第三下拉电路的第一端与所述上拉节点连接，所述第三下拉电路的第二端与所述第二下拉节点连接。


11.根据权利要求10所述的移位寄存器单元，其特征在于，所述一下拉控制电路包...

【专利技术属性】
技术研发人员：吕耀朝，吴洪江，刘耀，程浩，李宗祥，陶文昌，吴振钿，林琳琳，洪贵春，刘祖文，王进，邱鑫茂，石常洪，庄子华，周敏，朱敬光，林剑涛，
申请(专利权)人：京东方科技集团股份有限公司，福州京东方光电科技有限公司，
类型：发明
国别省市：北京;11