一种全MOSFET亚阈值带隙基准电压源制造技术

本发明专利技术属于模拟集成电路技术领域，具体为一种全MOSFET亚阈值带隙基准电压源，用以克服现有的基于亚阈值技术的低电压带隙基准电压源需要用到BJT或二极管、导致占用芯片面积较大的问题。本发明专利技术在全MOSFET条件下，PTAT电压产生电路与CTAT电压产生电路均采用由栅极、衬底及源极相接的PMOS管与二极管接法的PMOS管串联的结构；巧妙的通过调节PTAT电压产生电路与CTAT电压产生电路中作为亚阈值电流源的PMOS的沟道长度，从而调节PTAT电压产生电路与CTAT电压产生电路中栅漏电流的大小，使得PTAT电压产生电路产生PTAT电压，CTAT电压产生与PTAT电压温漂系数互补的CTAT电压，进而得到了全MOSFET的低电压、低功耗亚阈值带隙基准电压源。

【技术实现步骤摘要】
一种全MOSFET亚阈值带隙基准电压源
本专利技术属于模拟集成电路
，涉及带隙基准电压源结构，具体为一种低电压、低功耗的全MOSFET亚阈值带隙基准电压源。
技术介绍
带隙基准电压源广泛应用于如AD/DA、LDO、PLL等各类集成电路模块之中，起到了基础但关键的作用。随着近些年来极低功耗集成电路设计的流行和工艺制程的进步，医疗电子、物联网等领域都需要工作在低电压下的低功耗基准电压源作为电路的有力支撑。目前应用最广泛的是基于亚阈值的带隙基准电压源设计技术，它利用MOSFET在亚阈区具有极低漏源电流的特性大幅度削减了电路功耗，同时亚阈区的设计也确保了电路可以工作在较低的电源电压下。如图2所示为一种传统亚阈值带隙基准电压源，其电路结构主要包括以下部分：亚阈值电流源，由一个栅极与源极相接、衬底与源极相接的PMOS管M2构成；正温系数(PTAT)电压产生电路，由两个二极管接法的PMOS管M3、M4串联构成，所述二极管接法的PMOS管是指衬底与源极相连、栅极与漏极相连的PMOS管；负温系数(CTAT)电压产生电路，由一个基极与集电极相接的PNP管Q1构成；反馈电路，由一个NMOS管M1构成；基准电压通过PTAT产生电路和CTAT产生电路串联实现。这类基准源电路都至少要使用一个BJT或者二极管来提供CTAT电压，然而，使用BJT或二极管相比于MOSFET占用芯片的面积大得多，但是只利用MOSFET很难产生符合要求的CTAT电压。基于此，如何在全MOSFET下产生较好的CTAT电压，并基于亚阈值设计技术产生低电压低功耗基准电压源，是本领域技术人员需要解决的关键问题。
技术实现思路
本专利技术的目的在于针对现有的基于亚阈值技术的低电压带隙基准电压源需要用到BJT或二极管、导致占用芯片面积较大的问题，提供一种全MOSFET亚阈值带隙基准电压源，既满足亚阈值下低电压低功耗的基本要求，又能在全MOSFET条件下工作。为解决上述问题，本专利技术采用的技术方案如下：一种全MOSFET亚阈值带隙基准电压源，包括：PTAT电压产生电路、CTAT电压产生电路与反馈电路，其中，所述反馈电路由NMOS管M5构成；其特征在于，所述PTAT电压产生电路由PMOS管M6与PMOS管M8实现，所述CTAT电压产生电路由PMOS管M7与PMOS管M9实现；所述PMOS管M6的栅极、源极及衬底相连、且连接于NMOS管M5的源极，所述NMOS管M5的漏极连接电源VDD，所述NMOS管M5的栅极与基准电压端VREF相接；所述PMOS管M7的栅极、源极及衬底相连、且连接于PMOS管M6的漏极，所述PMOS管M7的漏极与基准电压端VREF相接；所述PMOS管M8的衬底与源极相连、且与基准电压端VREF相接，所述PMOS管M8的栅极与漏极相连、且连接于PMOS管M9的源极，所述PMOS管M9的衬底与源极相连，所述PMOS管M9的栅极与漏极相连、且接地。进一步的，所述PTAT电压产生电路与CTAT电压产生电路的亚阈值电流相等。更进一步的，所述PMOS管M6的沟道长度为Lmin至2Lmin，Lmin为所述基准电压源应用制程下PMOS管的最短沟道长度；所述PMOS管M7的沟道长度为0.5Lmax至Lmax，Lmax为所述基准电压源应用制程下PMOS管的最长沟道长度。本专利技术的有益效果在于：本专利技术提供一种全MOSFET亚阈值带隙基准电压源，在全MOSFET条件下，PTAT电压产生电路与CTAT电压产生电路均采用由栅极、衬底及源极相接的PMOS管与二极管接法的PMOS管串联的结构；巧妙的通过调节PTAT电压产生电路与CTAT电压产生电路中作为亚阈值电流源的PMOS管的沟道长度，从而调节PTAT电压产生电路与CTAT电压产生电路中栅漏电流的大小，使得PTAT电压产生电路产生PTAT电压，CTAT电压产生与PTAT电压温漂系数互补的CTAT电压，进而得到了全MOSFET的低电压、低功耗亚阈值带隙基准电压源。附图说明图1为本专利技术低电压、低功耗的全MOSFET亚阈值带隙基准电压源的电路示意图。图2为传统的亚阈值带隙基准电压源的电路示意图。图3为本专利技术全MOSFET亚阈值带隙基准电压源的PTAT电压产生电路结构示意图。图4为本专利技术全MOSFET亚阈值带隙基准电压源的CTAT电压产生电路结构示意图。具体实施方式下面结合附图和实施例对本专利技术做进一步详细说明。本实施例提供一种低电压低功耗的全MOSFET亚阈值带隙基准电压源(TSMC65nm制程)，其电路结构如图1所示，包括以下部分：PTAT电压产生电路，由栅极与衬底、源极相接的PMOS管M6和二极管接法的PMOS管M8构成；CTAT电压产生电路，由栅极与衬底、源级相接的PMOS管M7和二极管接法的PMOS管M9构成；反馈电路，由NMOS管M5构成；基准电压通过PTAT电压产生电路和CTAT电压产生电路组合实现。其工作原理为：本专利技术仅利用MOSFET实现了一种亚阈值带隙基准电压源；如图1所示的电路结构由两个单元电路组合实现，其中，PMOS管M6与PMOS管M8串联产生PTAT电压，如图3所示；PMOS管M7与PMOS管M9串联产生CTAT电压，如图4所示；CTAT电压与PTAT电压叠加产生基准电压VREF；通过调节器件参数，当PTAT电压产生电路与CTAT电压产生电路的亚阈值电流相等时，如图3、图4所示电路组合得到如图1所示结构。本专利技术基准电压源中，所述PMOS管M6与PMOS管M8串联时，当PMOS管M6的沟道长度较短时(60纳米至120纳米，即Lmin至2Lmin，TSMC65nm制程下PMOS管的最短沟道长度Lmin为60纳米)，栅漏电流相对于亚阈值电流可以忽略，由基尔霍夫电流定律得到输出为PTAT电压；所述PMOS管M7与PMOS管M9串联时，当PMOS管M7的沟道长度较长时(10微米至20微米，即0.5Lmax至Lmax，TSMC65nm制程下PMOS管的最长沟道长度Lmax为20微米)，栅漏电流与亚阈值电流在同一数量级，此时基尔霍夫电流定律得到输出逆转为CTAT电压；基于此，本专利技术通过调控亚阈值电流源PMOS管M6与PMOS管M7的沟道长度，来控制栅漏电流的大小，从而实现只使用MOSFET产生PTAT电压、CTAT电压，进而产生基准电压。以上所述，仅为本专利技术的具体实施方式，本说明书中所公开的任一特征，除非特别叙述，均可被其他等效或具有类似目的的替代特征加以替换；所公开的所有特征、或所有方法或过程中的步骤，除了互相排斥的特征和/或步骤以外，均可以任何方式组合。本文档来自技高网...

【技术保护点】
1.一种全MOSFET亚阈值带隙基准电压源，包括：PTAT电压产生电路、CTAT电压产生电路与反馈电路，其中，所述反馈电路由NMOS管M

【技术特征摘要】
1.一种全MOSFET亚阈值带隙基准电压源，包括：PTAT电压产生电路、CTAT电压产生电路与反馈电路，其中，所述反馈电路由NMOS管M5构成；其特征在于，所述PTAT电压产生电路由PMOS管M6与PMOS管M8实现，所述CTAT电压产生电路由PMOS管M7与PMOS管M9实现；所述PMOS管M6的栅极、源极及衬底相连、且连接于NMOS管M5的源极，所述NMOS管M5的漏极连接电源VDD，所述NMOS管M5的栅极与基准电压端VREF相接；所述PMOS管M7的栅极、源极及衬底相连、且连接于PMOS管M6的漏极，所述PMOS管M7的漏极与基准电压端VREF相接；所述PMOS管M8的衬底与源极相连、且与基准电压端VREF相...

【专利技术属性】
技术研发人员：王政，赵琦伟，谢倩，庄哲瀚，李云昊，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：四川;51