异步逐次逼近模拟-数字转换器的延迟控制电路制造技术

本实用新型专利技术公开了一种异步逐次逼近模拟‑数字转换器的延迟控制电路，包括：锁相环校正电路和延迟链电路，所述锁相环校正电路包括压控振荡器，所述锁相环校正电路提供压控振荡器的第一控制电压；所述延迟链电路包括：由N级第一延迟单元级联构成的延迟链；分别连接所述延迟链中各个第一延迟单元的输出端的多路选择器；输入端接所述第一控制电压，输出端接各个所述第一延迟单元的第一缓冲器；一端接地，另一端接第一缓冲器输出端的第一电容。第一控制电压经过所述第一缓冲器和所述第一电容后产生一个分别用于控制各个所述第一延迟单元的延迟时间的第二控制电压。能够提高ADC的工作速度，改善ADC的线性度和信噪比，增加量产芯片的良率。

The delay control circuit of asynchronous successive approximation analog-to-digital converter

【技术实现步骤摘要】
异步逐次逼近模拟-数字转换器的延迟控制电路
本技术涉及数据转换集成电路领域，尤其涉及异步SAR-ADC(逐次逼近模拟-数字转换器)的延迟控制电路。
技术介绍
逐次逼近模拟-数字转换器(SAR-ADC)具有结构简单、功耗低、面积小和易于集成等特点，广泛应用于中等精度(8～16位)中等速度(<150Msps)领域。常规SAR-ADC的时钟控制都是同步方式，即外部接入一个时钟，而片内的采样、转换、存储、输出的每一个步骤都由外部时钟定义。外部时钟的精度要与SAR-ADC的采样精度匹配。除了需要保证时钟源的纯净，还要对时钟到芯片内部各个环节的噪声都非常小心。此外，高速的时钟频率需要片内的逻辑门有很强的驱动能力，这意味着很大的功耗。对于高速SAR-ADC来说，做到100MS/s以上的速度，10位以上的精度，采用同步控制是非常的不经济，难度也非常大。异步时钟控制是近年来SAR-ADC提速的最重要的系统级解决方案。SAR-ADC自身有一些特点，比如采样对时钟精度要求高，但转换对时钟精度几乎没有要求，刚好给异步时钟提供了发挥优势的空间。控制本文档来自技高网...

【技术保护点】
1.一种异步逐次逼近模拟-数字转换器的延迟控制电路，其特征在于，包括：锁相环校正电路和延迟链电路，其中，/n所述锁相环校正电路包括压控振荡器，所述锁相环校正电路提供压控振荡器的第一控制电压；/n所述延迟链电路包括：/n由N级第一延迟单元级联构成的延迟链；N≥2，且为正整数；/n分别连接所述延迟链中各个第一延迟单元的输出端的多路选择器；/n输入端接所述第一控制电压，输出端接各个所述第一延迟单元的第一缓冲器；以及/n一端接地，另一端接所述第一缓冲器输出端的第一电容；/n其中，所述第一控制电压经过所述第一缓冲器和所述第一电容后产生一个分别用于控制各个所述第一延迟单元的延迟时间的第二控制电压。/n

【技术特征摘要】
1.一种异步逐次逼近模拟-数字转换器的延迟控制电路，其特征在于，包括：锁相环校正电路和延迟链电路，其中，
所述锁相环校正电路包括压控振荡器，所述锁相环校正电路提供压控振荡器的第一控制电压；
所述延迟链电路包括：
由N级第一延迟单元级联构成的延迟链；N≥2，且为正整数；
分别连接所述延迟链中各个第一延迟单元的输出端的多路选择器；
输入端接所述第一控制电压，输出端接各个所述第一延迟单元的第一缓冲器；以及
一端接地，另一端接所述第一缓冲器输出端的第一电容；
其中，所述第一控制电压经过所述第一缓冲器和所述第一电容后产生一个分别用于控制各个所述第一延迟单元的延迟时间的第二控制电压。


2.根据权利要求1所述的异步逐次逼近模拟-数字转换器的延迟控制电路，其特征在于，所述锁相环校正电路还包括：鉴频鉴相器、电荷泵、环路滤波器、第一反相器和M分频器，其中，
所述鉴频鉴相器接收基准频率；
所述鉴频鉴相器的输出端连接所述电荷泵的输入端；
所述电荷泵的输出端连接所述环路滤波器和所述压控振荡器；
所述环路滤波器产生所述第一控制电压供给所述压控振荡器；
所述压控振荡器的输出端依次通过所述第一反相器和所述M分频器连接所述鉴频鉴相器的输入端。


3.根据权利要求2所述的异步逐次逼近模拟-数字转换器的延迟控制电路，其特征在于，所述压控振荡器包括：N级相互级联的第二延迟单元，以及级联最后一级第二延迟单元并输出反馈给第一级第二延迟单元的第三延迟单元；N≥2，且为正整数；
所述第二延迟单元的延迟时间是所述第三延迟单元的延迟时间的两倍；
所述第一控制电压分别供给各所述第二延迟单元和所述第三延迟单元。


4.根据权利要求3所述的异步逐次逼近模拟-数字转换器的延迟控制电路，其特征在于，所述第一延迟单元和所述第二延迟单元结构一致，均由两级可控反相器级联组成；所述第三延迟单元包括一级可控反相器；
所述压控振荡器和所述延迟链电路均还包括：误差放大器、第一PMOS管、第一电阻、第二PMOS管和第一NMOS管，其中，所述误差放大器的第一输入端接所述第一控制电压或所述第二控制电压，第二输入端通过所述第一电阻接地，输出端接所述第一PMOS管的栅极和所述第二PMOS管的栅极；
所述第一PMOS管的源极接电源，漏极通过所述第一电阻接地；
所述第二PMOS管的源极接电源，漏极接所述第一NMOS管的漏极；
所述第一NMOS管的漏极和第一NMOS管的栅极连接；
所述第一NMOS管的源极接地；
所述第二PMOS管的栅极和所述第一NMOS管的栅极分别连接各个所述第一延迟单元或各个所述第二延迟单元和第三延迟单元；
所述延迟链电路还包括：连接所述多路选择器的输出端的第二缓冲器。


5.根据权利...

【专利技术属性】
技术研发人员：郑锐，
申请(专利权)人：灿芯半导体苏州有限公司，
类型：新型
国别省市：江苏;32