功率芯片封装结构制造技术

本发明专利技术公开一种功率芯片封装结构。功率芯片封装结构包括薄化芯片以及导电支撑材。薄化芯片具有主动侧以及相反于所述主动侧的背侧，且薄化芯片以主动侧朝向线路基板设置。导电支撑材设置于薄化芯片的背侧，以提供机械强度。导电支撑材具有面向薄化芯片的一内表面，且薄化芯片的一背侧的表面的面积与导电支撑材的内表面的面积的比值范围是由0.5至1之间。据此，可增加芯片封装结构的机械强度，以避免设置在基板上的薄化芯片，因为基板的弯折而被损坏。

Power chip packaging structure

【技术实现步骤摘要】
功率芯片封装结构
本专利技术涉及一种功率芯片封装结构，特别是涉及一种薄型功率芯片封装结构。
技术介绍
随着便携式与穿戴式电子装置的发展，开发具有高效能、体积小、高速度、高质量及多功能性的产品成为趋势。由于利用晶圆级芯片尺寸封装(WaferLevelChipScalePackage,WLCSP)技术所制造的芯片尺寸封装体中，芯片的体积与封装尺寸接近，而有利于使电子装置的外形尺寸朝向微型化发展。现有的芯片尺寸封装体通常会进一步设置于一电路板上，以电性连接于主控芯片。为了使电子装置的尺寸更进一步地缩小，用于设置芯片尺寸封装体的电路板的也越来越薄，甚至会利用可弯折或挠曲的柔性电路板来取代硬性电路板。然而，由于厚度相对较小的硬性电路板或者是柔性电路板较容易被弯折，而现有的芯片尺寸封装体的厚度也非常薄，因此，芯片很容易因为电路板(薄型硬性电路板或者柔性电路板)弯折而破裂或损坏。
技术实现思路
本专利技术所要解决的技术问题在于，如何避免厚度偏薄的芯片因为薄化的电路板弯折而损坏。为了解决上述的技术问题，本专利技术所采用的其中一技术方案是，提供一种功率芯片封装结构。功率芯片封装结构包括一薄化芯片以及一导电支撑材。薄化芯片具有一主动侧以及一相反于主动侧的背侧。导电支撑材设置于薄化芯片的背侧。导电支撑材具有面向薄化芯片的一内表面，且薄化芯片的一背侧的表面的面积与内表面的面积的比值范围是由0.5至1。更进一步地，功率芯片封装结构还进一步包括一导电胶层，导电胶层位于薄化芯片与导电支撑材之间，且导电支撑材通过导电胶固定于薄化芯片的背侧。更进一步地，导电胶层为焊料层或者是含金属的胶层。更进一步地，薄化芯片具有至少两个相互并联的功率晶体管。更进一步地，每一功率晶体管与一二极管串联。更进一步地，功率芯片封装结构还进一步包括：一背电极，背电极位于薄化芯片的背侧，并电性连接于两个功率晶体管的两个漏极。更进一步地，薄化芯片的厚度范围由50μm至125μm。更进一步地，导电支撑材的厚度至少大于或等于50μm。本专利技术的有益效果在于，本专利技术所提供的功率芯片封装结构，其通过“设置导电支撑材在薄化芯片的背侧，且薄化芯片的一背侧的表面的面积与内表面的面积的比值范围是由0.5至1”的技术手段，可增加芯片封装结构的机械强度，以避免设置在基板上的薄化芯片，因为基板的弯折而被损坏。为使能更进一步了解本专利技术的特征及
技术实现思路
，请参阅以下有关本专利技术的详细说明与附图，然而所提供的附图仅用于提供参考与说明，并非用来对本专利技术加以限制。附图说明图1为本专利技术其中一实施例的功率芯片封装结构的立体示意图。图2为本专利技术其中一实施例的功率芯片封装结构的剖面示意图。图3为本专利技术一实施例的功率芯片封装结构的电路示意图。图4为本专利技术一实施例的功率芯片封装结构的组件的剖面示意图。具体实施方式请参阅图1以及图2。图1为本专利技术一实施例的功率芯片封装结构(PowerChipScalePackage)的立体示意图，而图2为本专利技术其中一实施例的功率芯片封装结构的剖面示意图。本专利技术实施例的芯片封装结构1包括一薄化芯片10以及一导电支撑材11。薄化芯片10具有一主动侧10a以及与所述主动侧10a相反的背侧10b。在本实施例中，薄化芯片10为半导体芯片，且经过掺杂、蚀刻、微影、薄化、线路重布等制程，而在薄化芯片10内部形成至少一元件(图未示)以及在薄化芯片10上形成用以连接外部线路的线路重布层。线路重布层位于主动侧10a，并可根据实际需求而具有接垫以及线路层。薄化芯片10的厚度范围是由50μm至125μm。因此，薄化芯片10很容易因受到外部应力，而被损坏或者产生裂缝。据此，本专利技术实施例的芯片封装结构1还包括一导电支撑材11，且导电支撑材11设置于薄化芯片10的背侧10b，以增加芯片封装结构1的机械强度。如图1与图2所示，功率芯片封装结构1还进一步包括一胶层12，胶层12是位于薄化芯片10与导电支撑材11之间，而导电支撑材11通过胶层12固定于薄化芯片10的背侧。请参照图2，在一实施例中，导电支撑材11会完全遮盖薄化芯片10的背侧10b的表面，并由背侧10b的表面向外延伸而超过背侧10b的表面的至少一边缘。具体而言，导电支撑材11具有面向薄化芯片10设置的一内表面11a，且内表面11a的面积会大于或等于薄化芯片10的背侧10b的表面的面积。薄化芯片10的背侧表面的面积是导电支撑材11的内表面11a面积的50％至100％。也就是说，薄化芯片10的背侧10b的表面面积与导电支撑材11的内表面11a面积的比值范围是由0.5至1。另外，在本专利技术实施例的功率芯片封装结构1中，导电支撑材11并未包覆薄化芯片10的侧表面10S，而使薄化芯片10的侧表面10S裸露出来。在另一实施例中，导电支撑材11的侧面11S会与薄化芯片10的侧表面10S切齐。也就是说，薄化芯片10的背侧10b的表面面积与导电支撑材11的内表面11a面积相同。据此，设置于薄化芯片10背侧10b的导电支撑材11可以增加芯片封装结构1的机械强度，并保护薄化芯片10，以减少薄化芯片10因受到外部应力而损坏或产生裂缝的几率。在本专利技术实施例中，导电支撑材11的厚度大于或等于50μm。须说明的是，本专利技术实施例的功率芯片封装结构1可应用于电路保护组件中。因此，请配合参照图1至图3。图3显示本专利技术一实施例的功率芯片封装结构的电路示意图。薄化芯片10可包括两个相互并联的功率晶体管T1、T2。功率晶体管T1、T2例如是垂直式功率晶体管、绝缘栅双极型晶体管(InsulatedGateBipolarTransistor，IGBT)或是底部源极横向双扩散金属氧化物半导体场效晶体管(bottom-sourcelateraldiffusionMOSFET)。本专利技术实施例中，以垂直式功率晶体管为例来进行说明。据此，如图1所示，本实施例的薄化芯片10至少包括两组源极接垫S1、S2以及两个栅极接垫G1、G2。其中一组源极接垫S1以及其中一栅极接垫G1电性连接于其中一功率晶体管T1的源极以及栅极，而另一组源极接垫S2以及另一个栅极接垫G2是分别电性连接于另一个功率晶体管T2的源极以及栅极。此外，芯片封装结构1还包括一背电极13，且背电极13是位于薄化芯片10的背侧，并可电性连接于两个功率晶体管T1、T2的漏极而作为漏极接垫。换句话说，其中一个功率晶体管T1的漏极可通过背电极13电性连接于另一功率晶体管T2的漏极。背电极13可以具有单层结构或者是多层结构。背电极13的材料可以选择铜、钛、镍、银、锡、金等金属材料。在本实施例中，背电极13具有多层结构，而至少包括相互堆叠的钛层、镍层以及银层。然而，本专利技术并未限制背电极13的材料。如图3所示，在本实施例中，每一个功率晶体管T1(T2)还串联一二极管Z1(Z2)。详细而言，功率晶体管T1(T2)的源极会电性连本文档来自技高网...

【技术保护点】
1.一种功率芯片封装结构，其特征在于，所述功率芯片封装结构包括：/n一薄化芯片，其具有一主动侧以及一相反于所述主动侧的背侧；以及/n一导电支撑材，其设置于所述薄化芯片的所述背侧，其中，所述导电支撑材具有面向所述薄化芯片的一内表面，所述薄化芯片的一背侧的表面的面积与所述内表面的面积的比值范围是由0.5至1。/n

【技术特征摘要】
1.一种功率芯片封装结构，其特征在于，所述功率芯片封装结构包括：
一薄化芯片，其具有一主动侧以及一相反于所述主动侧的背侧；以及
一导电支撑材，其设置于所述薄化芯片的所述背侧，其中，所述导电支撑材具有面向所述薄化芯片的一内表面，所述薄化芯片的一背侧的表面的面积与所述内表面的面积的比值范围是由0.5至1。


2.根据权利要求1所述的功率芯片封装结构，其特征在于，所述功率芯片封装结构还进一步包括：一导电胶层，所述导电胶层位于所述薄化芯片与所述导电支撑材之间，且所述导电支撑材通过所述导电胶固定于所述薄化芯片的所述背侧。


3.根据权利要求2所述的功率芯片封装结构，其特征在于，所述导电胶层为焊料层或者是含金属的胶层。

【专利技术属性】
技术研发人员：冷中明，谢智正，
申请(专利权)人：尼克森微电子股份有限公司，
类型：发明
国别省市：中国台湾;71