减少半导体器件中的带到带隧穿制造技术

公开了集成电路晶体管结构，其减少在晶体管的沟道区与源极/漏极区之间的带到带隧穿，而没有不利地增大器件的非本征电阻。在示例性实施例中，所述结构包括一个或多个间隔物，所述间隔物被配置成将源极和/或漏极与沟道区分离。所述（多个）间隔物的区包括如下半导体材料：所述半导体材料为PMOS器件提供相对高的导带偏移（CBO）以及相对低的价带偏移（VBO），并且为NMOS器件提供相对高的VBO和相对低的CBO。在一些情况中，所述间隔物包括硅、锗和碳（例如对于具有锗沟道的器件而言）。所述比例可以是按原子百分比的至少10%的硅、按原子百分比的至少85%的锗，以及按原子百分比的至少1%的碳。其它实施例利用III‑V材料来被实现。

Reducing band to band tunneling in semiconductor devices

【技术实现步骤摘要】
【国外来华专利技术】减少半导体器件中的带到带隧穿
技术介绍
半导体器件是利用半导体材料（诸如硅、锗和砷化镓）的电子性质的电子部件。场效应晶体管（FET）是包括三个端子的半导体器件：栅极、源极和漏极。FET使用通过栅极所施加的电场来控制如下沟道的电导率：通过所述沟道，载流子（例如电子或空穴）从源极流动到漏极。在其中载流子是电子的实例中，FET被称为n沟道器件，并且在其中载流子是空穴的实例中，FET被称为p沟道器件。某些FET具有被称为主体或衬底的第四端子，其可以用于使晶体管偏置。另外，金属氧化物半导体FET（MOSFET）包括在栅极与沟道之间的栅极电介质。MOSFET还可以被已知为金属-绝缘体-半导体FET（MISFETS）或绝缘栅FET（IGFET）。互补MOS（CMOS）结构使用p沟道MOSFET（PMOS）与n沟道MOSFET（NMOS）的组合来实现逻辑栅极和其它集成电路。当MOSFET器件被偏置在关状态中的时候，例如在其中栅极被保持在低状态中并且漏极被保持在高状态中的n-MOS中，在沟道-漏极区中将存在相对大的电场，其可导致被称为带到带隧穿（BTBT）的现象。BTBT可引起多个非微不足道的问题。附图说明随着以下具体实施方式继续进行，并且在参考附图时，所要求保护的主题的实施例的特征和优点将变得显而易见，在所述附图中，类似的数字描绘类似的部分。图1a-1b每个图示了根据本公开的某些实施例所配置的集成电路晶体管结构的示例性截面视图。图2a-2b每个图示了根据本公开的某些其它实施例所配置的另一集成电路晶体管结构的示例性截面视图。图3a-3c每个图示了根据本公开的某些其它实施例所配置的另一集成电路晶体管结构的示例性截面视图。图4a-4b每个图示了根据本公开的示例性实施例的导带能量和价带能量的绘图。图5图示了根据本公开的某些实施例的用于形成集成电路晶体管结构以减少带到带隧穿的方法。图6图示了根据本公开的一些实施例的计算系统，其被以通过使用本文中所公开的技术所形成的集成电路结构和/或晶体管器件来实现。虽然下面的具体实施方式将在参考说明性实施例的情况下继续进行，但是鉴于本公开，许多替换方案、修改及其变型将是显而易见的。具体实施方式公开了用于减少集成电路晶体管器件中的带到带隧穿的技术。根据一些实施例，所述技术可以被实现例如以减少在晶体管的沟道区与源极/漏极区之间的带到带隧穿或源极到漏极隧穿，而不增大器件的非本征电阻。这可继而改善器件性能和效率，并且降低关状态电流。所述技术包括外延地提供未经掺杂的或轻度掺杂的半导体间隔物，连同源极/漏极区中重度掺杂的半导体材料。在沉积重度掺杂的源极/漏极材料之前将源极/漏极半导体间隔物设置在源极/漏极凹处中，使得源极/漏极间隔物在重度掺杂的源极/漏极区与沟道区之间。如将鉴于本公开领会到的，源极/漏极间隔物的半导体材料被选择使得增大针对在传导的载体的带偏移，而没有不利地影响其它带。在实施例中，间隔物包括具有比沟道带隙更大的带隙的半导体材料。因此，例如，在PMOS器件中，源极/漏极间隔物包括提供相对高的导带偏移（CBO）以及为零或以其它方式相对低的价带偏移（VBO）的半导体材料，并且在NMOS器件中，源极/漏极间隔物包括提供相对高的VBO以及为零或以其它方式相对低的CBO的半导体材料。在一些情况中，除了以下之外，重度掺杂的源极/漏极材料与源极/漏极间隔物材料相同：相对于随后沉积的重度掺杂的源极/漏极材料，间隔物材料未经掺杂或仅仅轻度掺杂。在这样的情况中，注意到：在一个连续的源极/漏极外延沉积过程期间，掺杂剂可以通过一个或多个过程旋钮、以类步进或分等级的方式来被调整。在其它情况中，重度掺杂的源极/漏极材料在组成上不同于未经掺杂或轻度掺杂的源极/漏极间隔物材料（即间隔物材料除了被不同地掺杂之外还在组成上不同）。在任何这样的情况中，所选材料的布置提供如下带结构：所述带结构被配置成减少带到带隧穿，而没有对非本征电阻的显著影响。鉴于本公开，众多配置将显而易见。一般概览如先前所解释的，带到带隧穿（BTBT）可引起多个非微不足道的问题。例如，在BTBT的PMOS情况中，从漏极到沟道的空穴隧道，以及在BTBT的NMOS情况中，从漏极到沟道的电子隧道。这可在器件中产生不合期望的效应，包括不可接受的程度的关状态电流。为此，在本文中提供技术来减少在晶体管的沟道区与源极/漏极区之间的BTBT。根据一些实施例，有利地，可以实现BTBT方面的减少，而没有不利地增大器件的非本征电阻。在实施例中，集成电路晶体管结构包括在源极/漏极区中的重度掺杂的半导体材料，但是在重度掺杂的源极/漏极半导体材料与沟道区之间具有未经掺杂的/轻度掺杂的源极/漏极半导体间隔物。源极/漏极间隔物材料是一种增大目标载体的带偏移的半导体材料，诸如具有比沟道带隙更大的带隙的半导体材料。因此，对于PMOS器件，源极/漏极间隔物材料抑制从漏极的价带到沟道的导带的隧穿，并且对于NMOS器件，源极/漏极间隔物材料抑制从漏极的导带到沟道的价带的隧穿。例如，在PMOS器件中，源极/漏极间隔物包括提供相对高的CBO和相对低的VBO的半导体材料。因此，例如，在一些实施例中，用于PMOS器件的半导体间隔物材料提供0.1eV或更大（例如≥150meV，或≥180meV，或≥200meV）的CBO，而同时提供小于50meV（例如-0.045到0.045meV，或-0.035到0.035meV，或-0.025到0.025meV，或-0.015到0.015meV，或-0.01到0.01meV）的VBO。另一方面，对于NMOS器件，源极/漏极间隔物包括提供相对低的CBO和相对高的VBO的半导体材料。因此，例如，在一些实施例中，用于NMOS器件的半导体间隔物材料提供0.1eV或更大（例如≥150meV，或≥180meV，或≥200meV）的VBO，而同时提供小于50meV（例如-0.045到0.045meV，或-0.035到0.035meV，或-0.025到0.025meV，或-0.015到0.015meV，或-0.01到0.01meV）的CBO。这样的选择准则提供合期望的带结构。注意到，这样的带性质可以是取决于温度的，并且因此可以在适当的温度下被测量，如将领会到的那样。在一些实施例中，例如，本文中所讨论的带性质在大约300开尔文（K）、因此大约300+/-5K（例如300K或302K）的范围中的温度下被测量。适当的测量温度可从实施例到实施例而变化，并且本公开不意图受温度限制。如此外将领会到的，偏移可基于测量温度而被缩放。在一些示例性情况中，除了以下之外，源极/漏极间隔物材料与重度掺杂的源极/漏极材料（例如超过1E18cm3的掺杂剂浓度）相同：源极/漏极间隔物材料未经掺杂或仅仅轻度掺杂（例如小于1E18cm3的掺杂剂浓度）。例如，在具有锗沟道区的一个这样的示例性实施例中，掺杂了硼的硅锗碳（掺杂了b的SiGe:C）用于重度掺杂的源极/漏极材料，并且相同的SiGe:C复合物以未经掺杂/轻度掺杂的状态（没有或相对低的硼浓度）被用于源极本文档来自技高网...

【技术保护点】
1.一种集成电路晶体管结构，包括：/n包括第一半导体材料的主体，所述第一半导体材料具有第一带隙；/n至少在所述主体上方的栅极结构，所述栅极结构包括栅极电介质和栅极电极，所述栅极电介质在所述主体和栅极电极之间；/n源极区和漏极区，所述主体在所述源极区和漏极区之间；以及/n在所述主体与所述源极区或漏极区中之一之间的间隔物，所述间隔物在所述栅极电极和栅极电介质中之一或两者下方延伸，所述间隔物包括第二半导体材料，所述第二半导体材料具有比所述第一带隙更大的第二带隙；/n其中所述第二半导体材料提供0.1eV或相对于所述第一半导体材料更高的导带偏移（CBO），以及相对于所述第一半导体材料的在-0.05eV到0.05eV的范围中的价带偏移（VBO）。/n

【技术特征摘要】
【国外来华专利技术】1.一种集成电路晶体管结构，包括：
包括第一半导体材料的主体，所述第一半导体材料具有第一带隙；
至少在所述主体上方的栅极结构，所述栅极结构包括栅极电介质和栅极电极，所述栅极电介质在所述主体和栅极电极之间；
源极区和漏极区，所述主体在所述源极区和漏极区之间；以及
在所述主体与所述源极区或漏极区中之一之间的间隔物，所述间隔物在所述栅极电极和栅极电介质中之一或两者下方延伸，所述间隔物包括第二半导体材料，所述第二半导体材料具有比所述第一带隙更大的第二带隙；
其中所述第二半导体材料提供0.1eV或相对于所述第一半导体材料更高的导带偏移（CBO），以及相对于所述第一半导体材料的在-0.05eV到0.05eV的范围中的价带偏移（VBO）。


2.根据权利要求1所述的集成电路晶体管结构，其中所述间隔物未经掺杂，并且所述源极区或漏极区中的所述一个包括以超过1E18cm3的浓度的p型杂质。


3.根据权利要求1所述的集成电路晶体管结构，其中所述源极区或漏极区中的所述一个包括超过75原子百分比的锗浓度。


4.根据权利要求1所述的集成电路晶体管结构，其中所述源极区或漏极区中的所述一个包括硅、锗和碳。


5.根据权利要求1所述的集成电路晶体管结构，其中除了以下之外，所述源极区或漏极区中的所述一个与间隔物在组成上相同：所述源极区或漏极区中的所述一个包括以超过1E18cm3的浓度的p型杂质，并且所述p型杂质要么不被包括在所述间隔物中，要么以在1E17cm3以下的浓度被包括在所述间隔物中。


6.根据权利要求1所述的集成电路晶体管结构，其中所述第一半导体材料是锗，使得所述主体是锗主体。


7.根据权利要求1直到6中任一项所述的集成电路晶体管结构，其中所述间隔物包括硅、锗和碳。


8.根据权利要求7所述的集成电路晶体管结构，其中所述间隔物包括大约按原子百分比10%到16%的硅，按原子百分比80%到90%的锗，以及按原子百分比1%到4%的碳。


9.一种集成电路晶体管结构，包括：
包括第一半导体材料的主体，所述第一半导体材料具有第一带隙；
至少在所述主体上方的栅极结构，所述栅极结构包括栅极电介质和栅极电极，所述栅极电介质在所述主体与栅极电极之间；
源极区和漏极区，所述主体在所述源极区和漏极区之间；以及
在所述主体与所述源极区或漏极区中之一之间的间隔物，所述间隔物在所述栅极电极和栅极电介质中之一或两者下方延伸，所述间隔物包括第二半导体材料，所述第二半导体材料具有比所述第一带隙更大的第二带隙；
其中所述第二半导体材料提供0.1eV或相对于所述第一半导体材料更高的价带偏移（CBO），以及相对于所述第一半导体材料的在-0.05eV到0.05eV的范围中的导带偏移（VBO）。


10.根据权利要求9所述的集成电路晶体管结构，其中所述间隔物未经掺杂，并且所述源极区或漏极区中的所述一个包括以超过1E18cm3的浓度的n型杂质。


11.根据权利要求9所述的集成电路晶体管结构，其中所述源极区或漏极区中的所述一个包括铟（In）、镓（Ga）、砷（As）和锑（Sb）中的至少两个，并且所述第一半导体材料不同于所述源极区和漏极区并且包括In、Ga、As和Sb中的至...

【专利技术属性】
技术研发人员：B楚孔，JT卡瓦利罗斯，成承训，S舒克西，HW肯内尔，D巴苏，A阿拉瓦尔，GA格拉斯，T贾尼，AS默西，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US